本發(fā)明涉及一種穩(wěn)壓電路。

背景技術：

近年來，縮短穩(wěn)壓電路輸出電壓的上升時間的要求日益提高。對于該要求，在例如專利文獻1所公開的穩(wěn)壓電路中，為了在短時間內使輸出電壓成為規(guī)定電壓范圍內，在啟動時對輸出MOS晶體管的柵極電壓進行控制。具體而言，由兩個電容元件的分壓而生成的電壓被提供至輸出MOS晶體管的柵極。

現有技術文獻

專利文獻

專利文獻1：日本專利特開2010-140254號公報

技術實現要素：

發(fā)明所要解決的技術問題

在專利文獻1所公開的穩(wěn)壓電路中，提供至輸出MOS晶體管的柵極的電壓在啟動時與輸出電壓達到目標電平時不同的情況下，可能于輸出電壓上升時產生過沖。因此，即使改善上升速度，因過沖而產生的特性變動也會成為問題。

本發(fā)明鑒于上述問題而得以完成，其目的在于提供一種穩(wěn)壓電路，在輸出電壓上升時不產生過沖，且能改善上升速度。

解決技術問題所采用的技術方案

為了達成上述目的，本發(fā)明的一個方面的穩(wěn)壓電路輸出與基準電壓相對應的目標電平的輸出電壓，包括：根據第1電極的第1電壓與第3電極的第2電壓之差即第1電壓差來使輸出電流流過第1電極與第2電極間，從而控制輸出電壓的輸出晶體管；對第2電壓進行控制以使得輸出電壓變?yōu)槟繕穗娖降倪\算放大器；啟動電路，該啟動電路在穩(wěn)壓電路啟動前，將第2電壓維持在第3電壓以使得輸出晶體管截止，并且在穩(wěn)壓電路啟動后，能夠利用運算放大器來控制第2電壓；以及電流輸出電路，該電流輸出電路在輸出電壓小于規(guī)定電平的情況下從第3電極輸出調整電流或對第3電極輸出調整電流，以使得第1電壓差變大。

發(fā)明效果

本發(fā)明鑒于上述問題而得以完成，其目的在于提供一種穩(wěn)壓電路，在輸出電壓上升時不產生過沖，且能改善上升速度。

附圖說明

圖1是本發(fā)明的實施方式1所涉及的穩(wěn)壓電路的電路圖。

圖2是本發(fā)明的實施方式1所涉及的穩(wěn)壓電路的各部分的時序圖。

圖3是本發(fā)明的實施方式2所涉及的穩(wěn)壓電路的電路圖。

圖4是本發(fā)明的實施方式3所涉及的穩(wěn)壓電路的電路圖。

圖5是本發(fā)明的實施方式4所涉及的穩(wěn)壓電路的電路圖。

圖6是本發(fā)明的實施方式5所涉及的穩(wěn)壓電路的電路圖。

圖7是本發(fā)明的實施方式6所涉及的穩(wěn)壓電路的電路圖。

圖8是本發(fā)明的實施方式7所涉及的穩(wěn)壓電路的電路圖。

圖9是本發(fā)明的實施方式8所涉及的穩(wěn)壓電路的電路圖。

圖10是本發(fā)明的實施方式9所涉及的穩(wěn)壓電路的電路圖。

圖11是本發(fā)明的實施方式10所涉及的穩(wěn)壓電路的電路圖。

圖12是表示本發(fā)明的實施方式1、5、7所涉及的穩(wěn)壓電路以及比較例中的輸出電壓的上升時間的仿真結果的曲線圖。

具體實施方式

下面，參照附圖對本發(fā)明的實施方式進行詳細說明。另外，對相同要素標注相同標號，并省略重復說明。

實施方式1

圖1是表示本發(fā)明的穩(wěn)壓電路的一個示例即穩(wěn)壓電路100A的圖。穩(wěn)壓電路100A基于規(guī)定的基準電壓Vref(例如1.2V左右)來降低電源電壓Vdd(例如3.0V左右)并輸出目標電平的輸出電壓Vout(例如2.5V左右)。

如圖1所示，穩(wěn)壓電路100A具備基準電壓生成電路10、P溝道MOSFET(MP1)、N溝道MOSFET(MN1)、開關電路SW1、運算放大器OP、電容器C1以及電阻元件R1、R2。

基準電壓生成電路10是基于電源電壓Vdd輸出基準電壓Vref的電路。此外，根據指示穩(wěn)壓電路100A啟動的啟動信號來輸出基準電壓Vref。

電源電壓Vdd被提供至P溝道MOSFET(MP1)(輸出晶體管)的源極(第1電極)，P溝道MOSFET(MP1)(輸出晶體管)的漏極(第2電極)與輸出端子T1相連，P溝道MOSFET(MP1)(輸出晶體管)的柵極(第3電極)與運算放大器OP的輸出端子相連。P溝道MOSFET(MP1)根據源極電壓(第1電壓)與柵極電壓(第2電壓：Vg1)之差即柵極-源極間電壓Vgs1(第1電壓差)從源極向漏極流過電流Ids1，從而控制輸出電壓Vout。

N溝道MOSFET(MN1)(第1晶體管)是輸出調整電流Ids2的電流輸出電路。N溝道MOSFET(MN1)的源極(第4電極)與輸出端子T1相連，N溝道MOSFET(MN1)的漏極(第5電極)與運算放大器OP的輸出端子相連，基準電壓Vref被提供至N溝道MOSFET(MN1)的柵極(第6電極)。N溝道MOSFET(MN1)根據源極電壓(第4電壓)與柵極電壓(第5電壓)之差即柵極-源極間電壓Vgs2(第2電壓差)從漏極向源極流過調整電流Ids2。由于有該調整電流Ids2流過，使得P溝道MOSFET的柵極電壓Vg1下降，促使柵極-源極間電壓Vgs1上升。

開關電路SW1(啟動電路)根據指示穩(wěn)壓電路100A啟動的啟動信號來控制P溝道MOSFET(MP1)的柵極電壓的狀態(tài)。電源電壓Vdd(第3電壓)被提供至開關電路SW1的一端，開關電路SW1的另一端與運算放大器OP的輸出端子相連。在穩(wěn)壓電路100A啟動前(輸入啟動信號之前)，開關電路SW1導通，P溝道MOSFET(MP1)的柵極電壓被維持在電源電壓Vdd。由此，P溝道MOSFET(MP1)維持在截止。在穩(wěn)壓電路100A啟動后(輸入啟動信號之后)，開關電路SW1截止，P溝道MOSFET(MP1)的柵極電壓成為能通過放大運算器OP進行控制的狀態(tài)。開關電路SW1例如能利用晶體管來構成。

基準電壓Vref被提供至運算放大器OP的反相輸入端子，利用電阻元件R1、R2將輸出電壓Vout進行分壓而得的電壓被提供至運算放大器OP的同相輸入端子，運算放大器OP的輸出端子與P溝道MOSFET(MP1)的柵極相連。

電容器C1(第2電容器)的一端與P溝道MOSFET(MP1)的柵極相連，電容器C1(第2電容器)的另一端與P溝道MOSFET(MP1)的漏極相連。設置電容器C1是為了相位補償。

電阻元件R1的一端與輸出端子T1相連，其另一端與電阻元件R2的一端相連。電阻元件R2的另一端接地。

參照圖1及圖2來說明采用上述結構的穩(wěn)壓電路100A的動作。圖2是表示穩(wěn)壓電路100A的動作的一個示例的時序圖。圖2中，時刻t0表示輸入電源電壓Vdd的時刻，時刻t1表示對穩(wěn)壓電路100輸入啟動信號的時刻。

首先，關注并說明P溝道MOSFET(MP1)。在穩(wěn)壓電路100A啟動前，開關電路SW1為導通狀態(tài)，因此，柵極電壓Vg1變?yōu)殡娫措妷篤dd，P溝道MOSFET(MP1)被維持為截止狀態(tài)。若在時刻t1，開關電路SW1根據啟動信號從導通狀態(tài)變?yōu)榻刂範顟B(tài)，則運算放大器OP進行工作使得同相輸入端子與反相輸入端子成為相同電位，從而柵極電壓Vg1逐漸下降。最終，P溝道MOSFET(MP1)的柵極-源極間電壓Vgs1成為P溝道MOSFET(MP1)的閾值電壓Vth1以上，從而開始從源極有電流Ids1流向漏極。柵極電壓Vg1從啟動前的電平(電源電壓Vdd)逐漸下降，穩(wěn)定在規(guī)定的電平，從而輸出目標電平的輸出電壓Vout。

接著，著重說明N溝道MOSFET(MN1)。N溝道MOSFET(MN1)的柵極電壓是基準電壓Vref，其源極電壓是輸出電壓Vout。在時刻t1，輸出電壓Vout為0(零)V，因此N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2＝基準電壓Vref。若使得基準電壓Vref＞N溝道MOSFET(MN1)的閾值電壓Vth2，則從時刻t1后立刻開始有調整電流Ids2從N溝道MOSFET(MN1)的漏極流向源極。若由于運算放大器OP的動作而使得輸出電壓Vout逐漸上升，則N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2逐漸變小。然后，若N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2變?yōu)樾∮陂撝惦妷篤th2，則調整電流Ids2停止。因此，能夠使得上升時的P溝道MOSFET(MP1)的柵極電壓Vg1變?yōu)檎９ぷ鲿r的電壓。

根據上述結構，在穩(wěn)壓電路100A啟動時，N溝道MOSFET(MN1)從運算放大器OP的輸出端子與P溝道MOSFET(MP1)的柵極之間引出電流。因此，與不具備N溝道MOSFET(MN1)的結構相比，P溝道MOSFET(MP1)的柵極電壓Vg1的電壓加速下降。因此，P溝道MOSFET(MP1)的柵極-源極間電壓Vgs1更快地變大，使得P溝道MOSFET(MP1)更早變?yōu)閷顟B(tài)。因此，從穩(wěn)壓電路100A啟動到輸出電壓達到目標電平為止的時間(上升時間)得以縮短。另外，在輸出電壓Vout達到目標設計值之前，N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2小于閾值電壓Vth2，流過N溝道MOSFET(MN1)的調整電流Ids2所起到的加速效果停止。之后，由于輸出電壓Vout在由運算放大器OP的電路及電容器C1的電容值確定的穩(wěn)壓電路100A具有的頻帶(AC特性)所決定的更慢的響應速度下，上升到目標值，因此不會產生過沖。

此外，N溝道MOSFET(MN1)在穩(wěn)壓電路100A的輸出電壓Vout接近目標電平的過程中，其柵極-源極間電壓Vgs2逐漸下降，最終在柵極-源極間電壓Vgs2變?yōu)樾∮陂撝惦妷篤th2后，自動變?yōu)榻刂範顟B(tài)。因此，在輸出電壓Vout接近目標電平之后，沒有調整電流Ids2流過，不會消耗多余的電流。

實施方式2

圖3是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100B的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100B與圖1所示的穩(wěn)壓電路100A的結構相比，除了不具備電壓元件R1、R2這點以外，均相同。如圖3所示，在穩(wěn)壓電路100B中，輸出端子與運算放大器OP的反相輸入端子相連。因此，穩(wěn)壓電路100B進行動作以使得輸出電壓Vout變?yōu)榛鶞孰妷篤ref。在上述結構下，也能夠得到與穩(wěn)壓電路100A同樣的效果。

實施方式3

圖4是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100C的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100C與圖1所示的穩(wěn)壓電路100A的結構相比，不同點僅在于，電壓Vset從穩(wěn)壓電路100C的外部提供至N溝道MOSFET(MN1)的柵極，其他結構均相同。該電壓Vset例如能設為比基準電壓Vref要高的電壓。

在穩(wěn)壓電路100C中，若N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2變?yōu)樾∮陂撝惦妷篤th2，則沒有調整電流Ids2流過。因此，通過對N溝道MOSFET(MN1)的柵極提供比基準電壓Vref要高的電壓Vset，從而與對柵極提供基準電壓Vref的情況相比，柵極-源極間電壓Vgs2變?yōu)樾∮陂撝惦妷篤th2為止的時間變得更長。也就是說，在穩(wěn)壓電路100C中，與穩(wěn)壓電路100A相比，調整電流Ids2能夠流過更長的時間。因此，在穩(wěn)壓電路100C中，與穩(wěn)壓電路100A相比，促進P溝道MOSFET(MP1)的柵極電壓Vg1下降的時間變長，縮短輸出電壓Vout上升時間的效果得到提高。

另外，在電壓Vset高于基準電壓Vref的情況下，與基準電壓Vref被提供至N溝道MOSFET(MN1)的柵極的情況相比，調整電流Ids2的初始值變大。由此，在穩(wěn)壓電路100C中，與穩(wěn)壓電路100A相比，縮短輸出電壓Vout上升時間的效果得到提高。

實施方式4

圖5是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100D的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100D在圖1所示的穩(wěn)壓電路100A的結構的基礎上，還具備生成比基準電壓Vref要高的電壓的升壓電路。升壓電路包含電容器C2(第1電容器)以及開關電路SW2(第1開關電路)。

開關電路SW2包含開關SW21、開關SW22、開關SW23。開關SW21將基準電壓Vref提供至電容器C2的一端、或者將電容器C2的一端連接至N溝道MOSFET(MN1)的柵極。開關SW22將電容器C2的另一端接地、或者將基準電壓Vref提供至電容器C2的另一端。開關SW23的一端與N溝道MOSFET(MN1)的柵極相連，其另一端接地。

穩(wěn)壓電路100D啟動前(輸入啟動信號前)，開關SW21將基準電壓Vref提供至電容器C2的一端，開關SW22將電容器C2的另一端接地，開關SW23導通。該狀態(tài)下，基準電壓Vref被充電至電容器C2。

穩(wěn)壓電路100D啟動后(輸入啟動信號后)，開關SW21將電容器C2的一端連接至N溝道MOSFET(MN1)的柵極，開關SW22將基準電壓Vref提供至電容器C2的另一端，開關SW23截止。由此，在穩(wěn)壓電路100D啟動時，將基準電壓Vref的大約兩倍的電壓提供至N溝道MOSFET(MN1)的柵極。

因此，在穩(wěn)壓電路100D中，與穩(wěn)壓電路100C(實施方式3)相同，縮短輸出電壓Vout上升時間的效果得到提高。

實施方式5

圖6是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100E的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100E與圖1所示的穩(wěn)壓電路100A的結構相比，除了還具備電流源J1以及P溝道MOSFET(MP2)這點以外，均相同。

電流源J1輸出一定的電流Ij1。

電流Ij1被提供至P溝道MOSFET(MP2)(第2晶體管)的源極(第7電極)，P溝道MOSFET(MP2)(第2晶體管)的漏極(第8電極)接地，基準電壓Vref被提供至P溝道MOSFET(MP2)(第2晶體管)的柵極(第9電極)。P溝道MOSFET(MP2)根據電流Ij1(＝流過P溝道MOSFET(MP2)的電流Ids3)及基準電壓Vref的值來設定柵極-源極間電壓Vgs3(第3電壓差)。

另外，P溝道MOSFET(MP2)的源極與N溝道MOSFET(MN1)的柵極相連。由此，比基準電壓Vref要高出柵極-源極間電壓Vgs3的電壓(Vref+Vgs3)被提供至N溝道MOSFET(MN1)的柵極。

因此，在穩(wěn)壓電路100E中，與穩(wěn)壓電路100C(實施方式3)相同，縮短輸出電壓Vout上升時間的效果得到提高。另外，在穩(wěn)壓電路100E中，與穩(wěn)壓電路100D(實施方式4)相比，無需考慮開關電路SW2啟動時的控制信號的時序，因此能容易地實現升壓電路。

實施方式6

圖7是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100F的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100F與圖1所示的穩(wěn)壓電路100A的結構相比，除了還具備比較器COMP這點以外，均相同。

將基準電壓Vref(第6電壓)提供給比較器COMP的同相輸入端子，將輸出電壓Vout(第7電壓)提供給比較器COMP的反相輸入端子，將比較器COMP的輸出端子與N溝道MOSFET(MN1)的柵極相連。比較器COMP基于兩個輸入電壓的比較結果，在輸出電壓Vout比基準電壓Vref要低的情況下輸出高電平(例如電源電壓Vdd)(第1電平)，在輸出電壓Vout比基準電壓Vref要高的情況下輸出低電平(例如0(零)V)(第2電平)。此外，高電平是比較器COMP的輸出為高電平的期間，N溝道MOSFET(MN1)導通的電平。例如，在將高電平設為電源電壓Vdd的情況下，滿足N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2＝電源電壓Vdd-輸出電壓Vout＞N溝道MOSFET(MN1)的閾值電壓Vth2。

穩(wěn)壓電路100F啟動時，由于輸出電壓Vout為0(零)，因此比較器COMP的輸出成為高電平。因此，N溝道MOSFET(MN1)導通，開始有調整電流Ids2流過。之后，在輸出電壓Vout比基準電壓Vref要低的期間，持續(xù)有調整電流Ids2流過。

若輸出電壓Vout上升，輸出電壓Vout變得比基準電壓Vref要高，則比較器COMP的輸出變?yōu)榈碗娖?。由此，N溝道MOSFET(MN1)截止，調整電流Ids2停止。

根據上述結構，在輸出電壓Vout比基準電壓Vref要低的期間，無論N溝道MOSFET(MN1)的閾值電壓Vth2為何值，都能夠有調整電流Ids2持續(xù)流過。因此，在穩(wěn)壓電路100F中，與穩(wěn)壓電路100C(實施方式3)相同，縮短輸出電壓Vout上升時間的效果得到提高。

實施方式7

圖8是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100G的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100E、100F相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100G是將圖6所示的穩(wěn)壓電路100E的結構與圖7所示的穩(wěn)壓電路100F的結構相組合而成的。

將比較器COMP的同相輸入端子連接至P溝道MOSFET(MN2)的源極，對比較器COMP的反相輸入端子提供輸出電壓Vout，將比較器COMP的輸出端子連接至N溝道MOSFET(MN1)的柵極。

根據上述結構，與穩(wěn)壓電路100F(實施方式6)相同，無論N溝道MOSFET(MN1)的閾值電壓Vth2為何值，都能夠有調整電流Ids2流過。

另外，在穩(wěn)壓電路100G中，由于與比較器COMP中的輸出電壓Vout的比較對象為比基準電壓Vref要高的電壓(Vref+Vgs3)，因此調整電流Ids2能夠以比穩(wěn)壓電路100F(實施方式6)更長的時間流過。

實施方式8

圖9是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100H的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100H與圖1所示的穩(wěn)壓電路100A的結構的不同點在于，使用N溝道MOSFET(MN2)以代替P溝道MOSFET(MP1)。

電源電壓Vdd被提供至N溝道MOSFET(MN2)(輸出晶體管)的漏極(第2電極)，N溝道MOSFET(MN2)(輸出晶體管)的源極(第1電極)與輸出端子T1相連，N溝道MOSFET(MN2)(輸出晶體管)的柵極(第3電極)與運算放大器OP的輸出端子相連。

電源電壓Vdd被提供至N溝道MOSFET(MN1)的漏極(第5電極)，N溝道MOSFET(MN1)的源極(第4電極)與運算放大器OP的輸出端子相連，基準電壓Vref被提供至N溝道MOSFET(MN1)的柵極(第6電極)。

運算放大器OP的輸出端子與N溝道MOSFET(MN2)的柵極相連。

接地電壓Vdd(第3電壓)被提供至開關電路SW1的一端，開關電路SW1的另一端與運算放大器OP的輸出端子相連。

電容器C1(第2電容器)的一端與N溝道MOSFET(MN2)的柵極相連，其另一端接地。

在穩(wěn)壓電路100H啟動前，N溝道MOSFET(MN2)的柵極電壓Vg4被維持在0(零)V，N溝道MOSFET(MN2)被維持在截止狀態(tài)。

在穩(wěn)壓電路100H啟動后，N溝道MOSFET(MN1)根據柵極-源極間電壓Vgs2輸出調整電流Ids2。由于在穩(wěn)壓電路100H剛啟動后，N溝道MOSFET(MN2)的柵極電壓Vg4為0(零)V，因此N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2＝Vref。若設定基準電壓Vref＞N溝道MOSFET(MN1)的閾值電壓Vth2，則在穩(wěn)壓電路100H剛啟動后，開始有調整電流Ids2流過。之后，由于運算放大器OP的動作使得N溝道MOSFET(MN2)的柵極電壓Vg4上升，有調整電流Ids4從N溝道MOSFET(MN2)的漏極流向源極。最終，若輸出電壓Vout上升到目標電平附近，N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2變?yōu)樾∮陂撝惦妷篤th2，則調整電流Ids2停止。

由此，在穩(wěn)壓電路100H中，與不具備N溝道MOSFET(MN1)的結構相比，N溝道MOSFET(MN2)的柵極電壓Vg4的電壓加速上升。因此，與穩(wěn)壓電路100A(實施方式1)相同，輸出電壓達到目標電平為止的時間得以縮短。另外，在輸出電壓Vout達到目標設計值之前，N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2小于閾值電壓Vth2，流過N溝道MOSFET(MN1)的調整電流Ids2所起到的加速效果停止。之后，由于輸出電壓Vout在由運算放大器OP的電路及電容器C1的電容值確定的穩(wěn)壓電路100H具有的頻帶(AC特性)所決定的更慢的響應速度下，上升到目標值，因此不會產生過沖。

此外，N溝道MOSFET(MN1)伴隨著N溝道MOSFET(MN1)的源極電壓的上升，其柵極-源極間電壓Vgs2逐漸下降，若最終柵極-源極間電壓Vgs2變?yōu)樾∮陂撝惦妷篤th2，則自動變?yōu)榻刂範顟B(tài)。因此，在穩(wěn)壓電路100H中，也能夠得到與穩(wěn)壓電路100A同樣的效果。

實施方式9

圖10是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100I的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100I與圖1所示的穩(wěn)壓電路100A的結構相比，除了還具備電阻元件R3這點以外，均相同。

電阻元件R3的一端與運算放大器OP的輸出端子相連，其另一端與N溝道MOSFET(MN1)的漏極相連。

根據上述結構，在穩(wěn)壓電路100I啟動時，能夠對流過N溝道MOSFET(MN1)的調整電流Ids2的峰值進行限制。由此，在穩(wěn)壓電路100I啟動時，在電源電壓Vdd的供給線路上產生電流尖脈沖的情況能夠得到抑制。

實施方式10

圖11是表示本發(fā)明的穩(wěn)壓電路的另一個示例即穩(wěn)壓電路100J的圖。此外，省略基準電壓生成電路10。另外，對與穩(wěn)壓電路100A相同的要素標注相同的標號，并省略說明。

穩(wěn)壓電路100J與圖1所示的穩(wěn)壓電路100A的結構相比，不同點僅在于，使用P溝道MOSFET(MP3)以代替N溝道MOSFET(MN1)，并還具備開關電路SW3(第2開關電路)，其他均相同。

P溝道MOSFET(MP3)(第1晶體管)的源極(第4電極)與運算放大器OP的輸出端子相連，P溝道MOSFET(MP3)(第1晶體管)的漏極(第5電極)與輸出端子T1相連，電源電壓Vdd或輸出電壓Vout被提供至P溝道MOSFET(MP3)(第1晶體管)的柵極(第6電極)。

開關電路SW3包含開關SW31、開關SW32。電源電壓Vdd被提供至開關SW31的一端，開關SW31的另一端與P溝道MOSFET(MP3)的柵極相連。開關SW32的一端與P溝道MOSFET(MP3)的柵極相連，開關SW32的另一端與P溝道MOSFET(MP3)的漏極相連。

穩(wěn)壓電路100J啟動前(輸入啟動信號前)，開關SW31導通，開關SW32截止。該狀態(tài)下，電源電壓Vdd被提供至P溝道MOSFET(MP3)的柵極，P溝道MOSFET(MP3)截止。

在穩(wěn)壓電路100J啟動后(輸入啟動信號后)，開關SW31截止，開關SW32導通。由此，輸出電壓Vout被提供至P溝道MOSFET(MP3)的柵極。在穩(wěn)壓電路100J剛啟動后，輸出電壓Vout為0(零)V，因此P溝道MOSFET(MP3)的柵極-源極間電壓Vgs5＝運算放大器OP的輸出端子的電壓(＝Vdd)。若設定電源電壓Vdd＞P溝道MOSFET(MP3)的閾值電壓Vth5，則在穩(wěn)壓電路100J剛啟動后就開始有調整電流Ids5流過。之后，若由于輸出電壓Vout的上升而使得P溝道MOSFET(MP3)的柵極電壓上升，P溝道MOSFET(MP3)的柵極-源極間電壓Vgs5變?yōu)樾∮陂撝惦妷篤th5，則調整電流Ids5停止。

在上述結構下，也能夠得到與穩(wěn)壓電路100A同樣的效果。此外，由于輸出電壓Vout被提供至P溝道MOSFET(MP3)的柵極，因此，能夠設計P溝道MOSFET(MP3)變?yōu)榻刂沟臅r刻，而無需考慮基準電壓Vref的電壓值。仿真結果

圖12是表示本發(fā)明的實施方式1、5、7所涉及的穩(wěn)壓電路以及比較例中的輸出電壓的上升時間的仿真結果的曲線圖。此外，比較例是不具備穩(wěn)壓電路100A的構成要素中的N溝道MOSFET(MN1)的穩(wěn)壓電路。圖12所示的曲線圖中，縱軸表示輸出電壓Vout(V)，橫軸表示通入電源電壓Vdd之后經過的時間(μs)。此外，在仿真過程中，在時刻2μs，開關電路SW1截止，穩(wěn)壓電路啟動。

如圖12所示，在比較例中，從穩(wěn)壓電路啟動時到輸出電壓Vout開始上升為止，大約需要1μs。這是由于，從穩(wěn)壓電路啟動時，P溝道MOSFET(MP1)的柵極電壓逐漸下降，到P溝道MOSFET(MP1)的柵極-源極間電壓Vgs1變?yōu)楦哂陂撝惦妷篤th1為止需要花費時間。

另一方面，在穩(wěn)壓電路100A(實施方式1)中，如圖12所示，示出了從同一電路剛啟動后輸出電壓Vout上升較急劇的斜率，由此可知，具有輸出電壓Vout上升時間縮短的效果。這是由于，N溝道MOSFET(MN1)促進了P溝道MOSFET(MP1)的柵極電壓的下降。

另外，在穩(wěn)壓電路100E(實施方式5)中，可知與穩(wěn)壓電路100A(實施方式1)相比，急劇斜率下的電壓上升時間延長，縮短輸出電壓Vout上升時間的效果得到提高。這是由于，提供至N溝道MOSFET(MN1)的柵極的電壓得到了升壓。

另外，在穩(wěn)壓電路100G(實施方式7)中，與穩(wěn)壓電路100E(實施方式5)相比，急劇斜率下的電壓上升時間進一步伸長，由此可知，縮短輸出電壓Vout上升時間的效果進一步得到提高。這是由于，在與穩(wěn)壓電路100E(實施方式5)相同的升壓的基礎上，還通過使用比較器COMP，從而維持N溝道MOSFET(MN1)的導通狀態(tài)直到輸出電壓Vout變?yōu)楸然鶞孰妷篤ref要高的電壓(Vref+Vgs3)為止。

關于具體的輸出電壓Vout的上升時間，比較例為5.51μs、實施方式1中為3.85μs、實施方式5中為2.59μs、實施方式7中為1.57μs。

以上，對本發(fā)明的示例的實施方式進行了說明。穩(wěn)壓電路100A～100J具備用于輸出調整電流的晶體管(N溝道MOSFET(MN1)或P溝道MOSFET(MP3))。該晶體管在穩(wěn)壓電路啟動后，對輸出晶體管(P溝道MOSFET(MP1)或N溝道MOSFET(MN2))的柵極輸出調整電流，或從輸出晶體管(P溝道MOSFET(MP1)或N溝道MOSFET(MN2))的柵極輸出調整電流。由此，促進了輸出晶體管的柵極-源極間電壓的上升，能夠縮短輸出電壓Vout的上升時間。另外，在輸出電壓Vout達到目標設計值之前，用于輸出調整電流的晶體管(N溝道MOSFET(MN1)或P溝道MOSFET(MP3))的柵極-源極間電壓(Vgs2或Vgs5)小于閾值電壓(Vth2或Vth5)，調整電流(Ids2或Ids5)所起到的加速效果停止。之后，由于輸出電壓Vout在由運算放大器OP的電路及電容器C1的電容值確定的穩(wěn)壓電路100A具有的頻帶(AC特性)所決定的更慢的響應速度下，上升到目標值，因此不會產生過沖。

另外，穩(wěn)壓電路100C能夠從穩(wěn)壓電路100C的外部對N溝道MOSFET(MN1)的柵極提供比基準電壓Vref要大的電壓Vset。由此，與穩(wěn)壓電路100A相比，調整電流Ids2能夠流過更長的時間。因此，能夠進一步縮短輸出電壓Vout的上升時間。

另外，穩(wěn)壓電路100D具備包含電容器C2及開關電路SW2的升壓電路。由此，能夠將比基準電壓Vref要高的電壓提供至N溝道MOSFET(MN1)的柵極。由此，與穩(wěn)壓電路100A相比，調整電流Ids2能夠流過更長的時間。因此，能夠進一步縮短輸出電壓Vout的上升時間。

另外，穩(wěn)壓電路100E具備包含電流源J1及P溝道MOSFET(MP2)在內的升壓電路。由此，能夠將比基準電壓Vref升高了P溝道MOSFET(MP2)的柵極-源極間電壓Vgs3后的電壓(Vref+Vgs3)提供至N溝道MOSFET(MN1)的柵極。由此，與穩(wěn)壓電路100A相比，調整電流Ids2能夠流過更長的時間，而無需如穩(wěn)壓電路100D那樣考慮開關電路SW2的控制信號的時序。因此，能夠進一步縮短輸出電壓Vout的上升時間。

另外，穩(wěn)壓電路100F、100G還具備比較器COMP。由此，能夠根據與基準電壓Vref相對應的電壓與輸出電壓Vout之間的比較結果，來將高電平或低電平的電壓提供至N溝道MOSFET(MN1)的柵極。因此，能夠流過調整電流Ids2，而不管N溝道MOSFET(MN1)的閾值電壓Vth2為何值。因此，與穩(wěn)壓電路100A相比，調整電流Ids2能夠流過更長的時間，能夠進一步縮短輸出電壓Vout的上升時間。

另外，穩(wěn)壓電路100J具備P溝道MOSFET(MP3)以代替N溝道MOSFET(MN1)，且還具備開關電路SW3。由此，能夠將輸出電壓Vout提供至P溝道MOSFET(MP3)的柵極電壓。因此，能夠設計P溝道MOSFET(MP3)變?yōu)榻刂沟臅r刻，而無需考慮基準電壓Vref的電壓值。

另外，根據穩(wěn)壓電路100I，由于還具備電阻元件R3，從而能夠對流過N溝道MOSFET(MN1)的調整電流Ids2的峰值進行限制。因此，在穩(wěn)壓電路100I啟動時，在電源電壓Vdd的供給線路上產生電流尖脈沖的情況能夠得到抑制。此外，在其他實施方式中，與穩(wěn)壓電路100I相同，能夠設置用于限制調整電流Ids2、Ids5的電流量的電阻元件。

另外，如圖9所示的穩(wěn)壓電路100H那樣，在將輸出晶體管與電流輸出電路均設為N溝道MOSFET的結構時，也能采用與圖3～圖8及圖10所示的實施方式相同的結構。

另外，圖1、圖3～圖10所示的穩(wěn)壓電路100A～100I中的N溝道MOSFET(MN1)也可能將背柵與N溝道MOSFET(MN1)的源極相連。由此，在與背柵接地的情況相比，N溝道MOSFET(MN1)的閾值電壓Vth2變低。因此，在與背柵接地的情況相比，N溝道MOSFET(MN1)的柵極-源極間電壓Vgs2比閾值電壓Vth2要高的狀態(tài)維持更長時間。因此，能夠進一步縮短輸出電壓Vout的上升時間。

另外，圖1及圖3～圖11所示的穩(wěn)壓電路中的各個MOSFET也可以使用PNP雙極型晶體管以代替P溝道MOSFET，也可以使用NPN雙極型晶體管以代替N溝道MOSFET。

以上說明的各實施方式是用于容易理解本發(fā)明，并不對本發(fā)明進行限定、解釋。在不脫離本發(fā)明的發(fā)明思想的前提下，可以對本發(fā)明進行變更/改良，并且本發(fā)明的同等發(fā)明也包含在本發(fā)明內。也就是說，對于本領域技術人員對各實施方式進行適當設計變更后的技術方案，只要具備本發(fā)明的特征就包含在本發(fā)明的范圍內。例如，各實施方式所具備的各要素及其配置、材料、條件、形狀、尺寸等并不限于示例，能夠適當變更。另外，在技術可能實現的范圍內能夠將各實施方式所具備的各要素相組合，將其相組合而成的技術方案只要包含本發(fā)明的特征，就包含在本發(fā)明范圍內。

標號說明

100A，100B，100C，100D，100E，100F，100G，100H，100I，100J 穩(wěn)壓電路

10 基準電壓生成電路

MP1、MP2、MP3 P溝道MOSFET

MN1、MN2 N溝道MOSFET

Vref 基準電壓

Vdd 電源電壓

Vout 輸出電壓

OP 運算放大器

SW1，SW2，SW3 開關電路

SW21，SW22，SW23，SW31，SW32 開關

C1，C2 電容器

R1，R2，R3 電阻元件

T1 輸出端子

J1 電流源