專利名稱：多邏輯單元電源管理集成電路的電源管理邏輯單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明內(nèi)容涉及一般電源管理集成電路技術(shù)領(lǐng)域。
背景技術(shù)：
目前有很多種可用于功率轉(zhuǎn)換和電源控制應(yīng)用的微控制器集成電路。現(xiàn)有的微控制器通常包括一臺帶輸入/輸出端子的處理器，具備簡單的輸入/輸出功能，或者有一部模擬數(shù)字轉(zhuǎn)換器(ADC)以及/或一部數(shù)字模擬轉(zhuǎn)換器(DAC)。要在總功率控制系統(tǒng)中使用這樣的微控制器，一般需要有某種電源來提供電壓，從而可在微控制器的控制下對功率進行使用或轉(zhuǎn)換。微控制器自身電路也必須通過直流電壓供電。通常為微控制器供電的直流電壓與系統(tǒng)其他模塊所需要的電壓不同。因此電源或電源組的設(shè)計通常是總微控制器控制系統(tǒng)設(shè)計任務(wù)的一部分。電源不僅為整體系統(tǒng)供電同時也為微控制器電路供電。如果微控制器可自主運行，那么有微控制器編程背景的工程師通常都能設(shè)計和搭建為該微控制器供電的簡單電路，但這些工程師往往缺乏為總體微控制器控制系統(tǒng)供電設(shè)計更為復(fù)雜的開關(guān)電源的經(jīng)驗。同時，他們也不知道如何設(shè)計將微控制器與監(jiān)控或控制系統(tǒng)相耦合所需要的模擬電源接口電路。除此之外，如何選擇最適合應(yīng)用的微控制器也是一個難題。系統(tǒng)設(shè)計中所用的可供選擇的特定微控制器或微控制器系列可能有限。如果選擇了一個特定的微控制器系列，之后又需要對系統(tǒng)功能進行修改，那么最初選擇的微控制器系列可能就無法滿足升級后的系統(tǒng)需要。如果必須更換系統(tǒng)中心位置的微控制器，那么之前花在所選微控制器上的時間和金錢就可能白費了。因此，同時也出于其他原因，在很多情況下對一個普通工程師來說設(shè)計和開發(fā)整個系統(tǒng)絕不是件容易的事。降低微控制器電源開關(guān)系統(tǒng)設(shè)計難度的需求也就應(yīng)運而生了。

發(fā)明內(nèi)容
一種多邏輯單元電源管理集成電路(MTPMIC)包含多個電源管理集成電路即電源管理IC (PMIC)邏輯單元。在一個示例中，這些電源管理IC邏輯單元包括一個MCU/ADC邏輯單元，一個驅(qū)動器管理邏輯單元，一個電源管理邏輯單元，以及一個信號管理邏輯單元。當(dāng)多個電源管理IC邏輯單元在一起作為MTPMIC的一部分時，其構(gòu)成了一個標(biāo)準(zhǔn)總線。每個邏輯單元都有解算電路和一個配置寄存器。邏輯單元配置寄存器中的配置信息決定了如何配置邏輯單元的解算電路。MCU/ADC邏輯單元中的處理器與標(biāo)準(zhǔn)總線耦合。該處理器能經(jīng)由標(biāo)準(zhǔn)總線在任意所需的邏輯單元中的配置寄存器上刻寫，并通過這一方法對多個邏輯單元中的解算電路進行配置和重新配置。電源管理邏輯單元包括一組稱為可配置開關(guān)電源脈寬調(diào)制器(CSPSPWM)的可配置脈寬調(diào)制器。除了 CSPSPWM外，電源管理邏輯單元還包括一個高壓端子VHM，一個為CSPSPWM供電的內(nèi)部穩(wěn)壓器，一個驅(qū)動器輸出端子DRM, —個從CSPSPWM接收信號并將驅(qū)動器輸出信號傳送到驅(qū)動器輸出端子DRM的耦合驅(qū)動器電路，一個可與CSPSPWM的誤差放大器相耦合的供電端子VP，一個配置寄存器，以及其他組件。存儲在配置寄存器中的配置信息決定了CSPSPWM的配置。電源管理邏輯單元可以不同方式與少量外部組件(MTPMIC以外的)一起進行配置，從而實現(xiàn)多種開關(guān)電源電路中的一種，例如降壓型轉(zhuǎn)換器，高壓降壓型轉(zhuǎn)換器，返馳式轉(zhuǎn)換器，以及升壓轉(zhuǎn)換器。本發(fā)明的一項新穎之處在于，電源管理邏輯單元的端子與外部電路(MTPMIC集成電路以外的)相耦合，從而讓電源管理邏輯單元與外部電路能夠一起作為開關(guān)電源操作。包括MTPMIC在內(nèi)的整體系統(tǒng)在初始狀態(tài)下沒有供電。之后，來自外部的電壓通過高壓端子VHM作用到MTPMIC上。這一應(yīng)用實例，可能涉及耦合一個接未經(jīng)調(diào)準(zhǔn)的直流電壓或通過一個來自從高壓點聯(lián)到高壓端子VHM的開關(guān)啟動電阻。然后，CSPSPWM的內(nèi)部穩(wěn)壓器獲得來自這一外部電源的電壓，并為CSPSPWM的其余部分電路提供運行功率。一旦內(nèi)部穩(wěn)壓器為CSPSPWM供電，CSPSPWM就和驅(qū)動器電路以及外部組件一起作為開關(guān)電源開始工作。在開關(guān)電源開關(guān)過程中，CSPSPWM在安全啟動模式下給開關(guān)電源的主開關(guān)施以脈沖。在安全啟動模式下，主開關(guān)被施以持續(xù)脈沖，這一脈沖具備固定低切換頻率以及固定時間間隔。當(dāng)開關(guān)電源在這一安全模式下運行時，端子VP上的供電電壓VP上升。在這期間，CSPSPWM根據(jù)集成電路外部電路的配置和運行方式來決定電流感測方法。端子VP上的供電電壓VP是開關(guān)電源的輸出供電電壓。在安全模式下短時間工作后，端子VP上的供電電壓VP可達到足夠高，從而讓CSPSPWM能在正常運行模式下工作。在正常運行模式下，主外部開關(guān)以更高的轉(zhuǎn)換頻率來開關(guān)(比啟動模式高)，并調(diào)節(jié)了脈沖寬度。之后供電電壓VP為電源管理邏輯單元中的線性穩(wěn)壓器電路供電，產(chǎn)生VCORE電壓。這一 VCORE電壓通過標(biāo)準(zhǔn)總線的導(dǎo)線提供給MCU/ADC邏輯單元中的處理器。因此，處理器獲得功率并開始執(zhí)行指令。在一個實施例中，執(zhí)行指令讓處理器經(jīng)由標(biāo)準(zhǔn)總線在電源管理邏輯單元中的配置寄存器中刻寫。在電源為高壓的情況下，在VP電壓上升超過VHM電壓后，供電電壓VP也會通過外部二極管被用來補充VHM電壓。在功率轉(zhuǎn)換應(yīng)用中，驅(qū)動器管理邏輯單元中的驅(qū)動器相耦合以控制外部電源電路，同時如信號管理邏輯單元中的差分放大器和信號事件發(fā)生器這樣的輸入電路相耦合，來探測和監(jiān)控外部電源電路的運行。處理器接收來自信號管理邏輯單元的有關(guān)外部電源電路運行的信息，對信息進行處理，并相應(yīng)對驅(qū)動器管理邏輯單元中的驅(qū)動器進行控制，從而在控制回路中對外部電源電路予以適當(dāng)控制。開關(guān)電源不僅為MTPMIC自身供電(電源管理邏輯單元的CSPSPWM是其中的一部分)，同時它也為得到控制的外部電源電路供電。在一個示例中，CSPSPWM切換開關(guān)電源(CSPSPWM和驅(qū)動器是其中一部分)，由此開關(guān)電源為受MTPMIC控制的外部電源電路提供至少與MTPMIC自身消耗一樣多的電功率。在一個示例中，外部電源電路至少獲得一瓦功率。在一個示例中，驅(qū)動器管理邏輯單元包括一個高端驅(qū)動器輸出電路。高端驅(qū)動器輸出電路有一個電平轉(zhuǎn)換電路和一個驅(qū)動器。如果高端輸出端子要達到高電壓，那么驅(qū)動器就將高端輸出端子與第二個端子上的電壓相匹配，如果高端輸入端子要實現(xiàn)低電壓，那么驅(qū)動器就將高端輸出端子與第三個端子上的電壓相匹配。在另一個示例中，信號管理邏輯單元包括一個差分放大器電路，在這里耦合差分放大器電路的第一個輸入以接收來自第一個端子的第一個信號，同時耦合差分放大器電路的第二個輸入以接收來自第二個端子的第二個信號。差分放大器的一個模擬信號輸出可提供給MCU/ADC邏輯單元中的模數(shù)轉(zhuǎn)換器(ADC)的輸入引線從而讓ADC能夠?qū)⒛M信號數(shù)字化。在另一個示例中，驅(qū)動CSPSPWM驅(qū)動器輸出端子DRM的驅(qū)動器電路可經(jīng)過配置在脈沖下拉模式下工作。在另一個示例中，CSPSPWM包含一個電流感測電路，用來決定電流感測端子CSM是否在高端電流感測配置或低端電流感測配置下耦合。在另一個示例中，CSPSPWM有一個誤差信號放大器和一個數(shù)模轉(zhuǎn)換器(DAC)，其中誤差信號放大器控制第一個運行模式中的一個誤差節(jié)點上的電壓，而DAC控制了第二種運行模式中一個誤差節(jié)點上的電壓。在第二種運行模式中，MCU/ADC邏輯電源中的處理器通過經(jīng)由標(biāo)準(zhǔn)總線，寫入一個多比特數(shù)字值，并將其輸送到DAC數(shù)字輸入上，從而控制誤差信號放大器輸出節(jié)點的電壓。上述內(nèi)容為發(fā)明內(nèi)容，即根據(jù)需要將詳細(xì)內(nèi)容予以簡化、歸納和刪節(jié)；因此本發(fā)明內(nèi)容僅作說明之用。其他有關(guān)方法、結(jié)構(gòu)和細(xì)節(jié)請參見以下詳細(xì)描述。本發(fā)明的范圍不應(yīng)通過上述發(fā)明內(nèi)容來確定。發(fā)明定義參見權(quán)利要求書。


所附圖紙，其中相關(guān)數(shù)字說明相關(guān)組件，用以具體說明發(fā)明。圖1是涉及多邏輯單元電源管理集成電路(MTPMIC) 2的系統(tǒng)I的示意圖；圖2是MTPMIC2總體布局的簡化概念圖，展示了在MTPMIC設(shè)計過程中，如何自MTPMIC將PMIC邏輯單元簡單地插入和拔出；圖3是通過絲焊與集成電路封裝耦合的MTPMIC2的簡化圖；圖4A、4B、4C和4D在一起構(gòu)成了大4，圖4是MTPMIC2的示意圖；圖5A、5B、5C和在一起構(gòu)成了大5，圖5是有關(guān)圖4MTPMIC2的無刷電機控制器應(yīng)用的原理圖；圖6A、6B、6C和6D在一起構(gòu)成了大6，圖6是有關(guān)圖4MTPMIC2的LED驅(qū)動器應(yīng)用的原理圖；圖7是系統(tǒng)500的示意圖，其中電源管理邏輯單元和外部組件構(gòu)成了高壓降壓轉(zhuǎn)換器電源；圖8是系統(tǒng)600的示意圖，其中電源管理邏輯單元和外部組件構(gòu)成了返馳式轉(zhuǎn)換器電源；圖9是系統(tǒng)700的示意圖，其中驅(qū)動器管理邏輯單元相耦合以控制多個LED燈串；圖10是系統(tǒng)800的示意圖，其中外部電路與MTPMIC2的驅(qū)動器管理邏輯單元耦合，組成了一個H橋逆變器；圖11是系統(tǒng)900的示意圖，其中外部電路與MTPMIC2的驅(qū)動器管理邏輯單元相耦合，組成了一個無線充電器；圖12的表展示了 MCU/ADC邏輯單元的配置寄存器27和28中的配置比特；圖13的表展示了驅(qū)動器管理邏輯單元的配置寄存器29中的配置比特；圖14的表展示了電源管理邏輯單元中配置寄存器30的配置比特；圖15的表展示了信號管理邏輯單元的配置寄存器31中的配置比特；圖16是CSM模式檢測模塊130的線路圖；圖17是從本發(fā)明創(chuàng)新角度提供的方法1000的流程圖。
具體實施例方式圖1是涉及多邏輯單元電源管理集成電路(MTPMIC)2的系統(tǒng)I的示意圖。服務(wù)器3存儲了程序編碼4、使用MTPMIC2作為參考設(shè)計的信息5、調(diào)試程序6、以及開發(fā)工具包軟件7。服務(wù)器3可存儲大量采用MTPMIC2的參考設(shè)計，在這里每一種參考設(shè)計和相應(yīng)程序編碼都已由生產(chǎn)MTPMIC2和運行服務(wù)器3的電源公司做了徹底的驗證。計算機8通過網(wǎng)絡(luò)9與服務(wù)器3配對。用戶使用計算機8進入由服務(wù)器3支持的網(wǎng)站并從網(wǎng)站上下載有關(guān)MTPMIC2和參考設(shè)計的信息。使用這一信息，用戶可裝配參考設(shè)計或其他基于參考設(shè)計的用戶特定電路。在給出的實施例中，用戶裝配的電路10即參考設(shè)計。電路10包括MTPMIC 2以及相應(yīng)量的外部硬件電路11。MTPMIC2和其他電路11均如圖排列在印制電路板(PCB) 12上。在線路10和用戶計算機8之間為雙向通信。在圖示實施例中，線路10通過一個從USB到SPI/I2C的軟件狗13與用戶計算機8的USB端口 14耦合.MTPMIC 2參與到使用SPI或I2C協(xié)議的軟件狗的雙向通信中，計算機8參與到使用USB協(xié)議的軟件狗的雙向通信中。USB到SPI/I2C軟件狗13的功能就好像是一部總線協(xié)議翻譯
>j-U ρ α裝直。用戶還通過網(wǎng)絡(luò)9使用計算機8將程序編碼4下載到計算機8中，然后通過USB-T0-SPI/I2C軟件狗13進入MTPMIC2。在一個實施例中，編碼4是下載到MTPMIC中的MCU/ADC邏輯單元的程序內(nèi)存中的專門編碼。MCU/ADC邏輯單元包括可讀取內(nèi)存的處理器。處理器執(zhí)行下載的程序編碼4，從而控制MTPMIC2和線路11，讓他們一起正常工作。另外，服務(wù)器3存儲有開發(fā)工具包程序7。用戶在計算機8中下載并安裝開發(fā)工具包程序7。用戶還在MTPMIC 2中下載了調(diào)試程序6。在計算機8上工作的開發(fā)工具包程序7提供了圖形用戶界面，從而讓用戶能夠?qū)﹄娐愤\行進行監(jiān)控。調(diào)試程序6由MTPMIC 2中的處理器執(zhí)行，讓MT PMIC2中的電路來監(jiān)控線路10中的特定節(jié)點并將電路運行的數(shù)據(jù)匯報給在計算機8上工作的開發(fā)包程序7。通過這一架構(gòu)，用戶可根據(jù)需要交互中止和激活線路10中的特定部分。通過使用開發(fā)工具包，用戶可讓工具包記錄電路中特定節(jié)點上的電流和電壓數(shù)據(jù)并在屏幕15上顯示記錄數(shù)據(jù)。程序編碼4可在安全模式下驅(qū)動線路10的硬件，在這一模式下，即使線路10的硬件裝配有問題，線路的組件也不會造成自身損壞。一旦線路10的故障排除，MTPMIC 2可重新裝載其他編碼從而使MTPMIC 2在無需額外調(diào)試程序的情況下就可運行。圖2是MTPMIC 2總體布局的簡化概念圖。MTPMIC 2是在集成電路封裝16中的長方形集成電路芯片。集成電路封裝16其四條邊上每邊都有一排端子。封裝上邊的一個端子參考編號為17。MTPMIC 2自身包含多個電源管理集成電路(PMIC)邏輯單元部分。這些PMIC部分包括MCU/ADC邏輯單元18，一個驅(qū)動器管理邏輯單元19，一個電源管理邏輯單元20，以及一個信號管理邏輯單元21。MCU/ADC邏輯單元18包括一個MCU (微控制器單元)子模塊22以及一個模數(shù)轉(zhuǎn)換器(ADC)子模塊23。最右邊一列的每個PMIC邏輯單元都有一個能夠傳導(dǎo)數(shù)字信號、模擬信號和功率信號的傳導(dǎo)器總線分配。總線分配24Α是驅(qū)動器管理邏輯單元19的總線分配?？偩€分配24Β是電源管理邏輯單元20的總線分配?？偩€分配24C是信號管理邏輯單元21的總線分配。每個邏輯單元中的總線分配如圖所示放置，因此如果每一列里的邏輯單元都正確排列，那么相鄰邏輯單元的總線分配就會排成一隊，組成標(biāo)準(zhǔn)總線24。在如圖示例中，標(biāo)準(zhǔn)化總線24沿驅(qū)動器管理邏輯單元的左邊沿、電源管理邏輯單元的左邊沿以及信號管理邏輯單元的左側(cè)邊沿垂直延伸。左側(cè)的M⑶/ADC18與標(biāo)準(zhǔn)總線24通過配置寄存器27和28以標(biāo)準(zhǔn)方式相接口。右側(cè)縱列的每一個PMIC邏輯單元都還有這樣一個配置寄存器與標(biāo)準(zhǔn)總線相耦合。配置寄存器29是驅(qū)動器管理邏輯單元19的配置寄存器。配置寄存器30是電源管理邏輯單元20的配置寄存器。配置寄存器31是信號管理邏輯單元21的配置寄存器。每一個這樣的配置寄存器中的每一個單獨比特均可能包括一個易失性單元和一個非易失性單元，或可能就象在普通處理器可讀取寄存器中一樣只簡單包含一個易失性單元。如果配置比特有一個非易失性單元，那么當(dāng)MTPMIC 2電源開啟時，非易失性單元中的數(shù)據(jù)內(nèi)容會自動傳輸?shù)揭资詥卧?，然后易失性單元的?shù)據(jù)輸出被用來配置邏輯單元中的其他電路。這些配置寄存器中的單個配置比特都可經(jīng)由標(biāo)準(zhǔn)總線讀寫。MCU/ADC 18中的處理器32管理標(biāo)準(zhǔn)總線24。通過總線接口 42，處理器32可通過標(biāo)準(zhǔn)總線在任何邏輯單元的任何配置寄存器中刻寫。要了解邏輯單元架構(gòu)、標(biāo)準(zhǔn)總線及其相關(guān)配置寄存器的其他信息，請參閱1)美國專利編號7，788，608，MicrobumpFunctionAssignment In A Buck Converter,保存日期 2007 年 10 月 29 日，作者Huynh et al. ,2)美國專利編號 7，581, 198, Method and System for theModular Design and Layout ofIntegrated Circuits,保存日期2006年10月7日，作者Huynh et al;3)美國臨時申請60/850, 359, Single-Poly EEPROMStructure For Bit-ffise Write/Overwrite,保存日期2006 年 10 月 7 日;4)美國專利編號 7，869，275，Memory Structure Capable of Bit-ffiseWrite orOverwrite,保存日期2007年7月31日，作者Grant et al.;以及5)美國專利編號7, 904,864,Interconnect Layer of a Modularly Designed Analog IntegratedCircuit,保存日期2007年10月29日，作者Huynh et al ;6)美國專利申請序列號11/452，713，System for a Scaleable and Programmable Power ManagementIntegrated Circuit,保存日期2006年6月13日，作者Huynh ;以及7)美國臨時申請序列號60/691，721，System fora Scaleable and Programmable PowerManagement Integrated Circuit,保存日期 2005年6月16日，作者Huynh (此處附上這些專利文件的完整名稱供參考)。除了標(biāo)準(zhǔn)總線以外，MTPMIC 2還包括一個處理器局部總線34。MCU子模塊22和ADC子模塊23中的多個電路與這一處理器局部總線34耦合。處理器32可通過處理器局部總線34讀取這些不同的電路，同時處理器32還可通過處理器局部總線34刻寫這些不同的電路。有多種不同類型的PMIC邏輯單元可通過標(biāo)準(zhǔn)總線24彼此接口。在設(shè)計集成電路時，可去除右邊縱列給定PMIC的PMIC邏輯單元的邏輯單元布局，而取而代之另一種PMIC邏輯單元的另一個邏輯單元布局。一個PMIC邏輯單元布局包括邏輯單元所有集成電路層的局部信息，包括所有上層金屬化層。右邊縱列中的PMIC邏輯單元在設(shè)計時可以很方便的從集成電路中插進拔出，從而讓最終的MTPMIC集成電路具有所需要的PMIC邏輯單元以及所需的功能。箭頭35表示在這一設(shè)計過程中插入驅(qū)動器管理邏輯單元19。用同樣的方法在設(shè)計集成電路時可對右側(cè)縱列中的PMIC邏輯單元進行插拔，同樣的，左側(cè)縱列中的PMIC邏輯單元也可在設(shè)計集成電路時進行插拔。該左側(cè)縱列邏輯單元的實施例包括帶有通信總線接口電路的邏輯單元和帶有額外處理器內(nèi)存的邏輯單元。例如，一個通信總線接口電路PMIC邏輯單元是擁有與處理器局部總線34耦合的USB(通用串行總線)控制器的邏輯單元。
圖3是MTPMIC2的簡化圖。PMIC邏輯單元的每個端子都通過相應(yīng)的焊線與封裝16的相應(yīng)端子耦合。圖3是簡化圖。在實際封裝中，每個端子都是引線框架的一部分。引線框架有一個指狀組件從端子向內(nèi)延伸到集成電路。焊線不如圖3中所示的那么長而相對較短，并且沒有焊接在封裝外圍的實際端子上，而是焊在端子相應(yīng)的指狀末端。在圖3中，36指的是將封裝端子17與MTPMIC2的端子(也可當(dāng)作墊板)84耦合的焊線。圖4A、4B、4C和4D裝配在一起構(gòu)成了圖4大圖。以下圖3右側(cè)主要的圖主要展示了 4A、4B、4C和4D是如何裝配在一起的。標(biāo)準(zhǔn)總線24包含數(shù)據(jù)總線DIN
、時鐘頻閃導(dǎo)線(未展示)、通用數(shù)字信號導(dǎo)線(未展示)、其他專用數(shù)字導(dǎo)線(未展示)、通用模擬信號導(dǎo)線AB
、專用模擬導(dǎo)線(未展示)、故障導(dǎo)線故障
、全球時鐘導(dǎo)線(未展示)、接地和參考電壓導(dǎo)線(未展示)、以及其他導(dǎo)線。處理器局部總線34包括一個地址總線L0CALBUSADR，一個數(shù)據(jù)總線LOCAL BUS DATA，以及控制信號線LOCAL BUS CTRL。由于圖紙的空間限制，只展示了標(biāo)準(zhǔn)總線24的部分導(dǎo)線和處理器局部總線34的部分導(dǎo)線。
MCU/ADC邏輯單元圖4A是MCU/ADC邏輯單元18的簡化圖。MCU/ADC邏輯單元18包括處理器32以及圖中的多個其他模塊。在圖示特定實施例中，標(biāo)準(zhǔn)總線24的垂直延伸并非穿過MCU/ADC邏輯單元18，而只是沿著邏輯單元18的右側(cè)邊沿外垂直延伸。配制寄存器27和28 (請參見圖3)以及其他電路與標(biāo)準(zhǔn)總線24的這些垂直延伸總線導(dǎo)線接口。處理器可執(zhí)行指令程序37可裝載在MTPMIC2中，存儲在RAM/FLASH模塊38中，并由處理器32執(zhí)行。RAM/FLASH模塊38代表處理器32的數(shù)據(jù)和程序內(nèi)存。RAM/FLASH內(nèi)存模塊38是處理器可讀介質(zhì)，可在處理器局部總線34上讀取。處理器32通過如圖顯示的導(dǎo)線39、40和41來進入處理器局部總線34。標(biāo)有VCORE的箭頭26說明處理器完全由來自VCORE供電電壓供電。VCORE供電電壓由電源管理邏輯單元(參見圖4C)中的線性穩(wěn)壓器產(chǎn)生，通過標(biāo)準(zhǔn)總線的供電導(dǎo)線(未展示)來為MCU/ADC邏輯單元18供電。當(dāng)處理器32獲得來自VCORE供電電壓提供的電流后，它能通過總線接口模塊42在標(biāo)準(zhǔn)總線24上在配置寄存器27和28上刻寫。如果處理器32要在特定的配置寄存器中刻寫數(shù)據(jù)，那么處理器32會將寫入的數(shù)據(jù)刻寫到總線接口模塊42中?？偩€接口模塊42把數(shù)據(jù)放到標(biāo)準(zhǔn)總線24的DIN
數(shù)據(jù)線上。然后處理器32將地址寫到總線接口模塊42中。這一地址說明了要寫入的配置寄存器是哪一個。總線接口模塊42包括將地址轉(zhuǎn)換成本地時鐘選通信號。這一本地時鐘選通信號通過標(biāo)準(zhǔn)總線專門的導(dǎo)體(未展示)傳送到相關(guān)配置寄存器中的一個。標(biāo)準(zhǔn)總線包含一個這樣的專屬數(shù)據(jù)線來為每一個配置寄存器傳送本地時鐘選通信號。本地時鐘選通信號使得DIN
上的數(shù)據(jù)能寫入到選通配置寄存器中。用這一方式，使得處理器32能夠?qū)⑴渲眯畔⑼ㄟ^標(biāo)準(zhǔn)總線34寫入到任何一個MTPMIC的配置寄存器中。在圖表中，配置寄存器的單個比特由一個帶X的小方塊標(biāo)識。這些單個配置比特的存儲單元如圖所示并非是分散分布在邏輯單元電路中，而是集中位于配置寄存器中。一些這樣的配置比特位于MCU/ADC邏輯單元18中，但其通過標(biāo)準(zhǔn)總線刻寫的方式與其位于其他PMIC邏輯單元中的刻寫方式相同。MCU/ADC邏輯單元18還包括一個中斷控制器43.這個可編程8 I多路復(fù)用器44使得來自標(biāo)準(zhǔn)總線的一條可選數(shù)據(jù)線的信號能被提供給中斷控制器43作為中斷信號。在實際設(shè)計中，與多路復(fù)用器44耦合的數(shù)據(jù)輸入引線不是與DIN
耦合，而是與標(biāo)準(zhǔn)總線的通用導(dǎo)線相耦合。在圖4A中沒有足夠的地方來展示這些通用數(shù)字導(dǎo)線，因此中斷控制器的輸入多路復(fù)用器44顯示與DIN
耦合。來自標(biāo)準(zhǔn)總線被提供給中斷控制器的三個中斷輸入引線ΙΝΤ[1-3]的信號可由處理器32通過設(shè)定控制多路復(fù)用器44選擇輸入的配置比特來自由編程。每個8 :1多路復(fù)用器44的一條數(shù)據(jù)輸入引線會與這里稱為“迷你板”的部件耦合。迷你板在圖中的符號是中間有一點的方塊。參考數(shù)45就是一個這樣的迷你板。這一迷你板能與一個最上層的直接點對點的金屬層導(dǎo)體或集成電路中到另一個迷你板的焊線相耦合。在目前的設(shè)計中，三個多路復(fù)用器44的三個迷你板用這一方式直接與信號管理邏輯單元21中的迷你板相耦合從而將與中斷控制器輸入引線ΙΝΤ[1-3]耦合的信號從三個相應(yīng)的事件信號檢測器電路中導(dǎo)出。事件信號檢測器電路具體描述如下。如圖4A所示，中斷控制器輸入引線ΙΝΤ
為硬連線，用來接收如圖所示的ADC子模塊中的周期完成信號。中斷控制器34通過帶線46向處理器32提供中斷請求信號。處理器32可通過處理器局部總線34以標(biāo)準(zhǔn)中斷控制器方式來讀寫中斷控制器的MASK和IRQ寄存器。MCU/ADC邏輯單元18還包括三對定時器。第一對是定時器47和48。每個定時器根據(jù)定時器的控制寄存器中相應(yīng)的單次觸發(fā)/自由比特值可在單次觸發(fā)模式和自由運行PWM模式下操作。參考數(shù)字49指的是定時器147的控制寄存器。處理器32可通過在寄存器49中寫入START CTRL比特來啟動定時器147。定時器I在單次觸發(fā)模式下產(chǎn)生的脈沖持續(xù)時間，或占空因數(shù)以及定時器I在自由運行PWM模式下產(chǎn)生的信號周期是由寄存器49中存儲的多比特計數(shù)(COUNT)值決定的。定時器147的信號輸出可由信號分離器50引導(dǎo)到選擇的標(biāo)準(zhǔn)總線多條導(dǎo)線中的一條。處理器32通過在與信號分離器50的輸入引線，寫入相關(guān)耦合配制比特來控制信號分離器50。信號分離器50的輸出引線中的一條如圖與迷你板51相耦合。定時器I和迷你板51相連，使定時器I的信號輸出直接通過最上層的金屬層導(dǎo)體或焊線與集成電路的另一部分以及另一塊擺放合適的迷你板相耦合。處理器32可通過互連52經(jīng)由處理器局部總線34對定時器147的控制寄存器進行讀寫。每對定時器中的每一個都以相似的方式與處理器局部總線34相耦合。定時器走時的時基是一個由導(dǎo)線53提供的時鐘信號。這是記錄處理器32時間的同一個時鐘信號。在一個不例中，一個由振蕩器54產(chǎn)生的4MHz信號和一個外部晶體(未展示)通過一個鎖相環(huán)(PLL) 55其頻率增加，最高可達32MHz，由此產(chǎn)生了記錄處理器時間的時鐘信號。在另一個示例中，雖然沒有使用振蕩器54，但由迷你板76接收到的4MHz時鐘信號被PLL55作為輸出信號使用來生成時鐘信號。迷你板76可以通過金屬層導(dǎo)線連接或焊接到電源管理邏輯單元20中相應(yīng)的迷你板上的焊線連接，在這里顯示由4MHz內(nèi)部振蕩器產(chǎn)生的4MHz時鐘信號。MCU/ADC邏輯單元18還包括一個UART/SPI/I2C控制器模塊56.處理器32可通過處理器局部總線34在UART/SPI/I2C控制器模塊56的數(shù)據(jù)和ADR寄存器中進行讀寫。通過以恰當(dāng)?shù)姆绞綄?shù)據(jù)和ADR寄存器進行讀寫，使處理器32能夠使用UART或SPI或I2C協(xié)議通過GPIO端子57和58來接收和傳輸數(shù)據(jù)。這些GPIO端子57和58與圖1所示的SPI/I2C軟件狗13的USB相耦合。每個GPIO端子都是相應(yīng)GPIO模塊的一部分。GPIO端子57是GPIO模塊59的一部分。GPIO模塊60包含GPIO端子58。每個GPIO模塊根據(jù)與GPIO模塊相關(guān)的兩個配置比特的值都能以按照選定的多種方法中的一種來進行配置。處理器32可在總線32中刻寫這些配置比特。在GPIO模塊60的實施例中，如果沒有用上層引線61來向MTPMIC 2外傳送SCLK信號，那么下層引線62可作為模擬輸入端子來接收端子58上接收到的模擬信號。這一模擬信號通過導(dǎo)線63中的一條傳送到ADC子模塊部件23以進行隨后的模數(shù)轉(zhuǎn)換。ADC子模塊23包括一個模數(shù)轉(zhuǎn)換器(ADC)64和一個音序器65。音序器65執(zhí)行的操作順序由處理器32通過向互連66經(jīng)由處理器局部總線向音序器65中寫入控制值來控制。音序器65可向ADC控制寄存器67刻寫。設(shè)置寄存器67的比特CEN能夠啟動ADC64執(zhí)行模數(shù)轉(zhuǎn)換。當(dāng)轉(zhuǎn)換完成時，ADC64通過向ADC控制寄存器67的CC比特寫入一個高數(shù)字值將這一狀態(tài)反饋給音序器65。信號管理邏輯單元21包括在特定節(jié)點上取樣電壓信號的取樣和持保電路。音序器65可通過設(shè)置ADC控制寄存器67中的S/Η比特讓這些取樣和持保電路執(zhí)行取樣操作。設(shè)置這一 S/Η比特會向?qū)w68提供一個邊沿上升的S/Η信號。這一 S/Η導(dǎo)體68輪流與取樣和持保電路耦合。ADC子模塊中的S/Η導(dǎo)體68和本實施例中的信號管理邏輯單元的取樣和持保電路的S/Η輸入引線之間的互連是通過標(biāo)準(zhǔn)總線的專用數(shù)字導(dǎo)線實現(xiàn)的。圖4A因空間有限而沒有顯示這一專用數(shù)字導(dǎo)線，因此圖中來自ADC控制寄存器67的S/Η導(dǎo)線是向一個DIN
導(dǎo)線延伸的。音序器65還可控制給ADC64的ANALOG IN (模擬)輸入引線69提供多個信號中的一個進行轉(zhuǎn)換。這是由多路復(fù)用器70來控制的。多路復(fù)用器70是一個大得多的多路復(fù)用器，具有比圖4A中更多的輸入引線。一些多路復(fù)用器70的輸入引線與迷你板77耦合。這些迷你板，舉例來說，可以通過直接從迷你板到迷你板的最上層金屬層導(dǎo)線或焊線與驅(qū)動器管理和信號管理邏輯單元的多個端子 和節(jié)點連接。多路復(fù)用器70的其他輸入引線78和79與標(biāo)準(zhǔn)總線的模擬信號線相耦合。在一個示例中，處理器32在數(shù)據(jù)采集緩沖區(qū)72中在一組4比特寄存器71中寫入一個4比特值序列。每一個4比特值表示一個節(jié)點，其電壓由ADC64測量。寫入寄存器組71中的4比特值的順序決定了將要發(fā)生的ADC轉(zhuǎn)換的順序。音序器65讀取一個4比特值，并控制多路復(fù)用器70將相應(yīng)節(jié)點與ADC的ANALOG IN (模擬)輸入引線相耦合，然后通過在ADC控制寄存器67的CEN比特刻寫讓轉(zhuǎn)換發(fā)生。音序器65通過控制導(dǎo)線80從數(shù)據(jù)采集緩沖區(qū)72中進行讀寫。然后產(chǎn)生的數(shù)字值被存儲到相應(yīng)的數(shù)據(jù)寄存器組73中的一個里。音序器重復(fù)這一過程，一個個按照組71中的4比特值列表進行處理。在對寄存器組71中的每一個4比特值進行轉(zhuǎn)換后，當(dāng)完成這一操作的一個周期之時，數(shù)據(jù)采集緩沖區(qū)72會在導(dǎo)體74上確認(rèn)周期完成信號。這一信號通過向中斷控制器43輸入ΙΝΤ
來中斷處理器從而讓處理器32能夠經(jīng)由處理器局部總線通過互聯(lián)75來讀取數(shù)據(jù)寄存器73中的數(shù)字值。處理器32經(jīng)由音序器65并通過將節(jié)點ID值寫入組71來間接控制數(shù)據(jù)采集過程。
驅(qū)動器管理邏輯單元圖4B是驅(qū)動器管理邏輯單元19的簡化圖。驅(qū)動器管理邏輯單元19包括三個高端驅(qū)動器電路81-83以及相關(guān)端子84-92，三個低端驅(qū)動器電路93-95以及相關(guān)端子96-98，一個故障保護電路99以及標(biāo)準(zhǔn)總線的垂直延伸總線部分。其中一個高端驅(qū)動器電路81的細(xì)節(jié)如圖所示。顯示查找表(LUT)結(jié)構(gòu)100向?qū)w101輸出一個數(shù)字信號。可對LUT結(jié)構(gòu)100進行編程從而讓這一數(shù)字信號的邏輯值成為所選三個數(shù)字總線導(dǎo)線DIN
中任一個的任何想要的邏輯值的組合函數(shù)。三個與多路復(fù)用器102有關(guān)的配置比特決定了第一個所選三個DIN
信號中的一個，三個與多路復(fù)用器103相關(guān)的配置比特決定了第二個所選三個DIN
信號中的一個，同時三個與多路復(fù)用器104相關(guān)的配置比特決定了第三個所選三個DIN
信號。LUT執(zhí)行的組合邏輯函數(shù)由所示標(biāo)為LUT的虛線模塊中的8個配置比特決定。所有這些配置比特都由處理器32通過經(jīng)由標(biāo)準(zhǔn)總線刻寫配置寄存器29進行編程。根據(jù)設(shè)定多路通用器107的選擇輸入值的兩個配置比特的值，LUT100的輸出可直接提供給節(jié)點105，或者向節(jié)點105提供LUT輸出的注冊版本，或向其提供迷你板106上的信號。通過為多路通用器109-111以及AND門112-114編制適當(dāng)?shù)呐渲帽忍兀幚砥?2決定了將哪一個DIN
信號提供給時鐘、觸發(fā)器108的設(shè)置和重置輸入引線。AND門的配置比特與觸發(fā)器的設(shè)置和重置輸入引線相耦合，由處理器使用來觸發(fā)重置和觸發(fā)設(shè)置觸發(fā)器。導(dǎo)線115和116是兩條垂直延伸的默認(rèn)信號導(dǎo)線。默認(rèn)信號導(dǎo)線115傳送高電平有效高端信號ENHS。默認(rèn)信號導(dǎo)線116傳送高電平有效低端信號ENLS。將ENLS高電平有效讓低端驅(qū)動器去驅(qū)動他們各自的端子，而讓ENLS低電平無效可停止低端驅(qū)動器的作用。在最高的高端驅(qū)動器81中，AND門117為電平轉(zhuǎn)換電路118提供一個數(shù)字信號。電平轉(zhuǎn)換電路118將節(jié)點119上的一個零伏數(shù)字邏輯低值轉(zhuǎn)換為端子84上的電壓水平，并將節(jié)點119上的5. O伏(內(nèi)部VDDI0)數(shù)字邏輯高值轉(zhuǎn)換成端子86上的電壓水平。驅(qū)動器120包含一串尺寸不斷增加的邏輯反相器，其中最后一個反相器的通道N下拉晶體管的源頭與端子86耦合，最后一個反相器的通道P上拉晶體管的源頭與端子84耦合，并且反相器串中的最后一個反相器的輸出引線與端子85 f禹合。外部配置中，一個外部自舉電容與高端驅(qū)動器端子84和86耦合。這一自舉電容通過一個外部二極管充電，得到的電壓為主供電電壓VP (例如12伏)減去O. 7伏二極管降幅。當(dāng)外部低端通道晶體管被打開并傳導(dǎo)時，端子86通過打開并傳導(dǎo)的外部低端通道N晶體管可能被拉到地電勢。因此來自12伏VP電源的電流流經(jīng)正向偏壓外部二極管和自舉電容，在端子86達到地電勢。當(dāng)?shù)投送ǖ繬外部晶體管打開時，這一電流將自舉電容充電到
11.3伏。一個外部高端通道N場效應(yīng)晶體管的門與端子85耦合，高端通道N晶體管的源頭與端子86耦合，高端通道N晶體管的溝槽耦合接收入48伏直流電壓得供電電壓VIN。當(dāng)這一外部高端通道N晶體管控制打開并導(dǎo)電時，48伏VIN (位于高端通道N晶體管溝槽)通過高端通道N晶體管與端子86耦合。因此端子86上為48伏。由于之前為自舉電容充電，所以現(xiàn)在端子84上為附加的11. 3伏。因此驅(qū)動器120能將外部高端通道N晶體管門的電壓提升到59. 3伏來保持外部高端通道N晶體管的打開和導(dǎo)電狀態(tài)。如果外部高端通道N晶體管被關(guān)閉，那么驅(qū)動器120會將外部高端通道N晶體管門電壓降到48伏。48伏VIN值和12伏VP值僅為示例。相應(yīng)地，可用驅(qū)動器120來帶動外部高端通道N晶體管門上的信號電平，其中高電平為端子84上的電壓，低電平為端子86上的電壓。驅(qū)動器管理邏輯單元19的低端驅(qū)動器電路93-95與高端驅(qū)動器電路構(gòu)造相似，除了低端驅(qū)動器電路93-95，其既不包括電平轉(zhuǎn)換電路(例如電平轉(zhuǎn)換電路118)也沒有引導(dǎo)高低端子(例如端子84和86)。由低端驅(qū)動器帶動的電壓水平在高電平時為12伏VP電壓，在低電平時為地電勢。故障保護電路99由數(shù)個相關(guān)的配置比特控制。這些比特可由處理器32經(jīng)由標(biāo)準(zhǔn)總線24刻寫。到故障保護電路的兩條輸入引線被硬連接到標(biāo)準(zhǔn)總線的兩個專門的故障保護導(dǎo)線FAULT
上。配置比特的值決定了在FAULT
信號時默認(rèn)保護電路執(zhí)行的邏輯函數(shù)，來產(chǎn)生每一個ENHS和ENLS輸出信號。盡管圖4B中所示的配置比特符號分散在邏輯單元中，但這僅為圖示方便之用。配置比特是配置寄存器29的比特。
電源管理邏輯單元圖4C是電源管理邏輯單元20的簡化圖?？赏ㄟ^操作電源管理單元20從所選的多個給定應(yīng)用中可用的不同外部電源中的一個來獲得功率。例如，這樣一個外部電源可能是一個48伏的鉛酸電池或鋰電池，太陽能電池陣列，如標(biāo)準(zhǔn)110伏墻面交流電這樣的交流電源，或如外部5伏直流墻面幅接頭這樣的外部電源輸出。電源管理邏輯單元從外部電源那里獲得供電，并提供輸出電壓來滿足所有MTPMIC2的所有用電需求以及整個電路10的用電需求。為獲得這樣的靈活性，電源管理邏輯單元120包括一組被稱為可配置開關(guān)電源脈寬調(diào)制器(CSPSPWM)的可配置脈寬調(diào)制器組件122。CSPSPWM122和少數(shù)選擇外部組件(MTPMIC2外部)一起，可以不同的方式予以配置，成為一個降壓轉(zhuǎn)換器，或最高可接收400伏的高壓降壓轉(zhuǎn)換器，或一個反馳式轉(zhuǎn)換器，或一個升壓轉(zhuǎn)換器。CSPSPWM122包括一個小型的低輸出電流內(nèi)部線性穩(wěn)壓器123。這一內(nèi)部線性穩(wěn)壓器123通過端子VHM124接收未經(jīng)穩(wěn)壓的電壓，并輸出一個經(jīng)過調(diào)整的4. 5伏直流電。內(nèi)部穩(wěn)壓器123不包括小型電容，但因為穩(wěn)壓器123最大僅輸出一毫安的電流，因此線性穩(wěn)壓器的電容可由芯片提供。在穩(wěn)壓器輸出引線125到CSPSPWM122其他電路間的連接沒有圖示，但內(nèi)部穩(wěn)壓器123被用來為CSPSPWM122的剩余部分供電。內(nèi)部RC振蕩器126生成4MHz信號。這一 4MHz信號被可編程分配器127分配后，產(chǎn)生一個啟動CSPSPWM122信號輸出每次脈沖的輸出矩形波數(shù)字信號?？删幊谭峙淦?27的信號輸出頻率可選擇如下12. 5kHz，50kHz，IOOkHz，200kHz和400kHz。通過導(dǎo)線166接收的可編程配置比特決定了如果導(dǎo)線165上的第三個控制比特是數(shù)字邏輯低電平，那么50kHz，IOOkHz，200kHz和400kHz中的哪一個將被輸出。如果導(dǎo)線165上的第三個控制比特是數(shù)字邏輯高電平，那么可編程分配器127會輸出一個12. 5KHZ的矩形波。在主外部開關(guān)的每次脈沖期間，通過主外部開關(guān)的電流增加。電流檢測端子129通過衡量經(jīng)由外部電流檢測電阻的電壓落差被用來檢測這一增加電流的大小。這一外部電流檢測電阻位于主開關(guān)的電流路徑中。根據(jù)電源管理邏輯單元所屬的開關(guān)電源類型，由CSM端子129執(zhí)行的電流檢測功能為高端電流檢測或低端電流檢測。CSM模式檢測模塊130接收CSM端子129上的電壓并從這一電壓來決定CSM端子是否連在高端電流檢測配置或是低端電流檢測配置中。圖16是更為詳細(xì)的CSM模式檢測模塊10的電路圖。當(dāng)外部開關(guān)受端子156控制關(guān)閉時，CSM模式檢測模塊130通過檢測CSM電壓來工作。當(dāng)外部開關(guān)被控制要關(guān)閉時，如果CSM電壓小于O. 5伏，那么CSM模式檢測模塊130會決定連接電源管理邏輯單元來要求低端電流檢測，否則如果當(dāng)外部開關(guān)受控制要關(guān)閉時，CSM電壓高于O. 5伏，那么CSM模式檢測模塊130決定連接電源管理邏輯單元以要求高端電流檢測。如果CSM模式檢測模塊130檢測到高端電流檢測要求，那么CSM模式檢測模塊130會控制開關(guān)131將來自端子VP132的電壓和放大器133輸入引線的反轉(zhuǎn)電壓相耦合，從而讓放大器133放大端子CSM電壓和端子Vpdianya間的差分。如果CSM模式檢測模塊130檢測到低端電流檢測需求，那么CSM模式檢測模塊130會控制開關(guān)131將來自端子157的地電勢和放大器133輸入引線的反轉(zhuǎn)電壓相耦合從而讓放大器133放大端子CSM和接地間的電壓差。在這一例子中，展示了用于反相輸入的單個放大器133和選擇信號，但這一操作也可通過分開的用于高端電流電測和低端電流檢測的專屬放大器(未展示)與其由CSM模式檢測模塊130所選擇的輸出來實現(xiàn)。當(dāng)整個開關(guān)電源(CSPSPWM，驅(qū)動器，以及外部組件)運行時，且當(dāng)電源的主外部開關(guān)在一個脈沖過程中處于開啟狀態(tài)時，由放大器133輸出的被放大的電流檢測信號134會增加直到其超過節(jié)點136上誤差信號135的幅度為止。當(dāng)被放大的電流檢測信號134超過這一水平，比較器137會把它的輸出信號電平從低數(shù)字電平切換到高數(shù)字電平。這一高數(shù)字電平信號經(jīng)由開關(guān)138并重新設(shè)置觸發(fā)器(flip-flip) 139從而終止上脈沖。終止上脈沖可關(guān)掉外部主開關(guān)。由整個電源產(chǎn)生的主電源輸出電壓VP出現(xiàn)在端子VP132上。如果端子VP132上的電壓越高，那么需要用電就越少，而如果端子VP132的電壓檢測器較低，那么就需要更多電力。相應(yīng)地，端子VP132(由可編程阻抗電壓分配器FB140分配)上的電壓和參考電壓(如1. 2伏帶隙電壓發(fā)生器141輸出)間的電壓差被誤差放大器141放大，從而在節(jié)點136上生成一個模擬誤差信號135。在開關(guān)電源運行時，如需要更多電力，那么模擬誤差信號135電壓上升，如需要減少電力供應(yīng)，則其電壓下降。如誤差信號135電壓升高，那么在開關(guān)周期過程中，節(jié)點143上升高的電流檢測輸出信號124將導(dǎo)致主開關(guān)上的上脈沖，使其在之后終止，如誤差信號135電壓降低，那么節(jié)點143上的電流檢測輸出信號134將導(dǎo)致主外部開關(guān)上的上脈沖，使其先行終止。CSM端子129上的信號只有在當(dāng)端子132上的電壓VP大于4. 3伏，出于電流檢測的目的時才被認(rèn)為是有效的。在電源啟動模式下，當(dāng)電壓VP處于上升過程，且小于4. 3伏時，CSM檢測電路不會被用來終止上脈沖但脈寬調(diào)制電路會在一個固定12. 5KHZde低轉(zhuǎn)換頻率的安全模式下運行，這一模式的脈沖寬度為固定的O. 8微秒。在這一啟動模式下，不需要也不使用電流檢測，但電源的功率輸出能力會大大降低。啟動電路144包括一個將電壓VP和4. 3伏VL0CK0UT電壓相比較的比較器145。如果電壓VP低于4. 3伏，那么比較器145會將節(jié)點146上的電壓水平變?yōu)閿?shù)字低電平，從而控制分配器127，使其輸出一個12. 5KHZ的方波信號。另外，比較器145的數(shù)字低電平輸出會將開關(guān)138置于向上的位置。在向上的位置下，固延元件147的輸出在O. 8微秒的固延期后終止上脈沖。當(dāng)電源運行在安全啟動模式下時，電壓VP周期循環(huán)上升。一旦電壓VP上升到超過4. 3伏時，脈寬調(diào)節(jié)器就會進入電源正常模式。比較器145在節(jié)點146上輸出一個高電平，使得開關(guān)138置于向下的位置，從而讓電流檢測電路130和133終止上脈沖。節(jié)點146上的高數(shù)字電平停止讓對分配器127的控制，使其不再輸出12.5KHZ低頻信號。因此分配器127輸出一個由導(dǎo)體166上的兩個可編程配置比特決定的較高轉(zhuǎn)換頻率的規(guī)則矩形波。電源運行使得線性穩(wěn)壓器148通過VP端子132獲得VP輸出電壓。通過VP供電電壓，線性穩(wěn)壓器148生成一個5. O伏直流電壓VSYS。電壓VSYS依次給其他三個線性穩(wěn)壓器149-151供電。這些線性穩(wěn)壓器149-151在導(dǎo)線152-154上分別輸出調(diào)節(jié)電壓1. 8伏VCORE, 5. 00伏VDDI0，以及3. 3伏VDDA。導(dǎo)線152上的1. 8伏VCORE電壓為包括處理器32的MCU/ADC邏輯單元的數(shù)字邏輯部分供電。一旦處理器32通電并自這一1. 8伏VCORE電源起運行，那么處理器32就可將配置信息寫回到電源管理邏輯單元120的配置寄存器27中來更改CSPSPWM122的運行。一個可編程驅(qū)動器155接收CSPSPWM122的信號輸出(如圖示例觸發(fā)器139的輸出)并帶動驅(qū)動器端子DRM156。如果提供給驅(qū)動器155的信號是高數(shù)字邏輯，那么驅(qū)動器155就在VHM端子124上輸出電壓到DRM端子156。這樣相應(yīng)打開外部開關(guān)。如果，從另一方面來說，提供給驅(qū)動器155的信號是一個低數(shù)字邏輯信號，那么驅(qū)動器155就向接地端子157輸出電壓到DRM端子145。這樣就相應(yīng)關(guān)閉了外部開關(guān)。在第一種驅(qū)動模式下，驅(qū)動器155或者將DRM端子156變?yōu)榈仉妱輥黻P(guān)閉外部主開關(guān)，或?qū)RM端子156變?yōu)閂HM電壓來打開外部開關(guān)。通過打開通道P場效應(yīng)晶體管158和關(guān)閉通道N場效應(yīng)晶體管159可讓DRM端子獲得VHM端子上的電壓。通過關(guān)閉通道P場效應(yīng)晶體管158并打開通道N場效應(yīng)晶體管159可讓DRM端子變?yōu)榈仉妱?。開關(guān)162讓變頻器160的信號輸出迂回過RC單次觸發(fā)161并直接提供給通道N場效應(yīng)晶體管159的門。因此RC單次觸發(fā)161對驅(qū)動器電路155的輸出沒有影響。當(dāng)在某些配置下在高端電流檢測模式中驅(qū)動外部NPN晶體管時，為了提高效率會使用第二種驅(qū)動模式。在第二種驅(qū)動模式中(“脈沖下拉模式”)，驅(qū)動器155使DRM端子156上的電壓為VHM電壓，來打開外部主開關(guān)。當(dāng)外部主開關(guān)要被關(guān)閉時，DRM端子156 —開始有大約250納秒被一下子拉到地電勢(端子157上的電壓)，隨后DRM端子156不再保持低電平而是處于高阻抗?fàn)顟B(tài)直到外部開關(guān)被再次打開。在高阻抗期間，外部主開關(guān)通過一個在基座和外部NPN開關(guān)發(fā)射器間耦合的外部電阻來保持關(guān)閉狀態(tài)。不保持外部NPN晶體管基座處于地電勢能通過阻止不想要的電流流回通過NPN晶體管和流出NPN晶體管集流器來防止電力損耗。250納秒下拉脈沖時間是由RC單次觸發(fā)161的延遲來決定的。在第二種模式下，開關(guān)162使得變頻器160的輸出通過單次觸發(fā)161與通道N下拉場效應(yīng)晶體管159的門相耦合。驅(qū)動器電路155是在第一種驅(qū)動模式還是第二種驅(qū)動模式下運行是由配置寄存器30中的可編程配置比特值的邏輯或以及決定CSPSPWM122是運行在低端電流檢測模式還是高端電流檢測模塊下的CSM模式檢測模塊130的輸出來決定的。邏輯或函數(shù)由或門162A提供。由誤差放大器142輸出的誤差信號135是一個模擬信號,但其最高的可能信號電平卻受到直流箝位電路163的限制。直流箝位電路163的輸出引線與誤差放大器142的輸出引線相耦合。箝位電路163箝制誤差信號135的最高信號可能點評的電壓水平是可編程的，并通過在一個8比特MOD數(shù)模轉(zhuǎn)換器(DAC) 164的輸入121上提供8比特輸入值來設(shè)置。MOD DAC164的8比特輸入由處理器32經(jīng)由標(biāo)準(zhǔn)總線24 (或在其他示例中通過處理器局部總線34)來刻寫。如果端子132上的電壓VP對整體電源來說過低需要調(diào)節(jié)，那么會控制箝位電路163使得誤差信號的最大值不超過2. 5伏。這樣限制了電源上脈沖過程中每一個電流脈沖的幅度。頂OD DAC 164還能用來有效解除通過誤差放大器142的反饋。這是通過控制MOD DAC 164將誤差信號135壓制到地電勢從而讓誤差放大器142無法影響節(jié)點136上的電壓來實現(xiàn)的。另外，MOD DAC 164可被處理器32用來提供數(shù)字反饋回路功率控制例如功率因數(shù)校正或根據(jù)ADC衡量標(biāo)準(zhǔn)對輸出功率屬性進行更加精確的調(diào)節(jié)。為了實現(xiàn)功率因數(shù)校正電源，流入電源的輸入電流可向上和向下追蹤上升和下降的輸入線電壓。如果電源輸出的輸出電壓高于所需電壓，那么供應(yīng)到負(fù)載的功率就會減少，而如果輸出電壓低于所需電壓，那么負(fù)載功率就應(yīng)增加。要實現(xiàn)這類功率因數(shù)校正離不開MCU/ADC邏輯單元。MCU/ADC邏輯單元及其相關(guān)ADC的處理器對輸入線電壓進行測量，并根據(jù)這些測量結(jié)果決定線電壓信號的情況。ADC還對電源輸出的直流輸出電壓VP進行測量。根據(jù)這些測量值，處理器32在節(jié)點135上設(shè)置了電流箝位使得當(dāng)輸入線電壓在交流輸入線電壓周期中變化時，電流箝位也能按比例變化。每隔10微秒，處理器32就通過對8比特MOD DAC 164刻寫來調(diào)節(jié)電流箝位。在這種模式中，處理器32，IMOD DAC 164以及箝位電路163要著手對來自反饋電路140和誤差放大器142的控制回路的控制。只要誤差放大器142驅(qū)動節(jié)點136的電壓高于箝位電路163在節(jié)點136上的箝制電壓，那么節(jié)點136上的電壓就將由箝位電路163來決定(由處理器32通過MOD DAC 164來控制)相應(yīng)地，數(shù)字反饋控制模式中的反饋電路140得以控制使得放大器142的信號輸出在其最高值以內(nèi)。誤差放大器142的柵高壓輸出高于箝位電路在節(jié)點135上箝制的電壓，因此誤差放大器不會影響回路工作。反饋電路140被有效的禁用。因此處理器32通過箝163來控制節(jié)點163上的電壓。同樣地，在其他要求精確控制或額外處理輸出功率的一個屬性或一組屬性的實施方案中，MCU/ADC邏輯單元的處理器及其相關(guān)ADC對輸出功率屬性進行測量并根據(jù)這些測量值維持對數(shù)字反饋回路的控制。處理器32在節(jié)點135上設(shè)定了電流箝位使得當(dāng)測量指標(biāo)低于要求水平時能提供更大功率，當(dāng)測量指標(biāo)高于要求水平時，能降低提供功率。處理器32通過在8比特MOD DAC 164的刻寫來定期調(diào)節(jié)電流箝位。誤差放大器142有一個非常高的固定增益，并且還有一個可編程的跨導(dǎo)8111。可編程配置比特173決定了誤差放大器跨導(dǎo)是gm=luS還是gm=4uS。處理器32可在配置寄存器30中刻寫，并且更改配置比特73的值，由此調(diào)節(jié)誤差放大器跨導(dǎo)并調(diào)節(jié)回路增益帶寬。CCOMP是一個具有固定電容量的回路補償電容。電源管理邏輯單元20的多個配置比特由參考數(shù)字167-170和173表示。盡管在圖示中這些比特放置在邏輯單元的不同位置，但配置比特都是單獨的配置寄存器30中的比特。提供迷你板171從而能把振蕩器126的4MHZ輸出信號提供給MCU/ADC邏輯單元18的迷你板76。
信號管理邏輯單元圖4D是信號管理邏輯單元21的簡化圖。信號管理邏輯單元21包括四個事件信號探測器電路，三個差分放大器模擬輸入電路，一個標(biāo)準(zhǔn)總線的總線片段，以及一個股長保護電路。其中一個事件信號探測器175具體細(xì)節(jié)如圖4D所示。端子176有一個相關(guān)的可編程I/O模塊177。在這個例子中，在圖中，端子不是I/O模塊的一部分。處理器32可設(shè)置兩個經(jīng)由標(biāo)準(zhǔn)總線來控制可編程I/O模塊177的可配置比特。在一種配置中，端子176上的一個模擬信號通過導(dǎo)線178傳遞，經(jīng)過多路復(fù)用器179，并通過可編程多路信號選擇器180，到標(biāo)準(zhǔn)總線24的一個所選導(dǎo)體商。通常多路信號選擇器輸出與標(biāo)準(zhǔn)總線的通用數(shù)字導(dǎo)體相連，但在圖4D中沒有足夠的空間來展示通用數(shù)字導(dǎo)體。因此可編程多路信號選擇器的輸出顯示為與DIN
耦合。在邏輯單元的另一個配置中，端子176上的一個模擬信號通過導(dǎo)體181傳送到比較器182的非反相輸入引線。比較器182有兩個相關(guān)的配置比特用來設(shè)置磁滯量或讓比較器失效。比較器182的反相輸入引線與一個可編程門檻電壓一起提供。可編程門檻電壓由信號事件檢測器電路的可編程多路信號選擇器183提供。可編程多路信號選擇器183的兩個配置比特由處理器32經(jīng)由標(biāo)準(zhǔn)總線刻寫。可編程多路信號選擇器183的3根輸入引線與標(biāo)準(zhǔn)總線的三個AB
模擬導(dǎo)體相耦合。可編程多路復(fù)用器183的第四個輸入引線相耦合來接收從普通可編程模擬多路復(fù)用器184接收到的可編程電壓。普通可編程模擬多路復(fù)用器184受到處理器32的控制為節(jié)點212提供一個可選擇的電壓，在多路復(fù)用器183的第四個輸入引線上提供O. 2伏、O. 5伏、以及1. 25伏電壓。如圖所示，一個可編程多路復(fù)用器184用于所有四個信號事件探測器電路。比較器182的數(shù)字輸出可通過多路復(fù)用器179和多路信號選擇器180提供給所選的標(biāo)準(zhǔn)總線的一根導(dǎo)線。電阻208在端子176和節(jié)點212間耦合。電阻210在端子344和節(jié)點212間耦合。電路211在端子345和節(jié)點212間耦合。在一種應(yīng)用中，馬達309的第一個線圈節(jié)點A 341通過外部阻抗電壓分配器與端子345耦合。馬達的第二個線圈節(jié)點B 342通過外部阻抗電壓分配器與端子344耦合，馬達的第三個線圈節(jié)點C343通過外部阻抗電壓分配器與端子176耦合。節(jié)點212上最后產(chǎn)生的電壓說明了馬達中央節(jié)點346上的電壓。電阻209、210和211的阻抗是一樣的。另外，比較器182輸出的信號被單次觸發(fā)185轉(zhuǎn)換成單次選通信號。單次觸發(fā)185輸出的脈沖信號受到多路信號選擇器186的控制被提供給所選的一個DIN
。通常多路信號選擇器186的輸出與標(biāo)準(zhǔn)總線的一個通用數(shù)字導(dǎo)體相連。但在圖4D中因為沒有足夠的空間，所以沒有顯示通用數(shù)字導(dǎo)體。因此可編程多路信號選擇器186的輸出顯示為與DIN
耦合。多路信號選擇器180和186上都有一條輸出引線與迷你板187和188相耦合。舉例來說，這些迷你板中的一個直接與通向圖4A所示中斷控制器的多路復(fù)用器輸入上的一個迷你板相耦合。由于這一在信號事件探測器電路和中斷控制器間直接的迷你板到迷你板的連接，如果模擬輸入端子176上的模擬信號被發(fā)現(xiàn)超過比較器182的非反相輸入引線上的可編程門檻電壓，那么比較器182會生成一個事件信號。之后這一事件信號通過一個迷你板被提供給終端控制器來中斷處理器。

三個差分放大器模擬輸入電路如圖所示，位于圖4D的底部。包括迷你輸入端子190和191在內(nèi)的上層差分放大器模擬輸入電路189描述如下。每一個模擬輸入端子都與一個相關(guān)的可編程I/O模塊192、193相耦合。如上所述，每一個可編程I/O模塊連接著事件探測器電路，都允許在其相關(guān)端子上的模擬信號與導(dǎo)體耦合，并通過多路信號選擇器傳送到標(biāo)準(zhǔn)總線的一個可編程導(dǎo)體上。與多路信號選擇器的輸出引線相耦合的標(biāo)準(zhǔn)總線的導(dǎo)體可以不同并可能包括所選AB
。六個1:6的多路信號選擇器194實際上是雙向多路信號選擇器，包括通過門，因此模擬信號可從標(biāo)準(zhǔn)總線傳送到模擬端子，或從模擬端子傳送到標(biāo)準(zhǔn)總線。在信號管理邏輯單元21的另一個配置中，I/O模塊192和193可配置為輸入或輸出數(shù)字緩沖，在這時，六個1:6的雙向邏輯信號選擇器194時與所選DIN
信號相耦合的數(shù)字雙向多路信號選擇器(未展示)。如果可編程I/O模塊192和193的配置比特程序不同，那么兩個端子190和191上的模擬信號就被傳輸?shù)娇删幊滩罘址糯笃?95的非反相和反相輸入引線上。四個配置比特用來設(shè)定可編程差分放大器195的增益?？删幊滩罘址糯笃?95的輸出引線與取樣和持保電路196相耦合。當(dāng)取樣和持保電路196取樣時，可編程差分放大器輸出的模擬信號被S/Η信號捕捉到導(dǎo)體197上。如上所述，S/Η導(dǎo)體197連接MCU/ADC邏輯單元，通過標(biāo)注總線的專用模擬信號導(dǎo)線與ADC控制寄存器的S/Η比特相耦合。取樣和保持電路196、198和199輸出的信號可通過模擬多路復(fù)用器200和多路信號選擇器201 —個個地被傳導(dǎo)到所選的標(biāo)準(zhǔn)總線的模擬導(dǎo)線上。在給出的示例中，這兩條導(dǎo)線時AB
導(dǎo)線中的兩條。還有一種選擇，模擬1:3多路信號選擇器201可在迷你板202上輸出模擬信號。例如，迷你板202可通過一個直接迷你板到迷你板的最高的金屬層導(dǎo)體或ADC64的輸入多路復(fù)用器70的輸入引線上連接迷你板77的焊線相耦合。相應(yīng)地，可向ADC64的輸入提供幾條由信號管理邏輯單元的可編程差分放大器輸出的信號用來模數(shù)轉(zhuǎn)換的可編程信號路徑。提供的故障檢測邏輯203以可編程10比特數(shù)模轉(zhuǎn)換器(DAC) 204，3個比較器205-207以及保護控制電路208的形式出現(xiàn)。到DAC204的10比特輸入由處理器32經(jīng)由標(biāo)準(zhǔn)總線編程。在一個實施例中，如果第一個所選端子上的電壓被檢測到比第二個所選端子上電壓高100毫伏，那么保護控制電路208會發(fā)出第一個保護電平信號FAULT
。如果打三個所選端子上的電壓比第二個所選段子上的電壓低100毫伏，那么保護控制電路208會發(fā)出第二個保護電平信號FAULT [I]。這些保護信號FAULT [O]和FAULT [I]被直接從信號管理邏輯單元175中的保護控制電路208，經(jīng)由標(biāo)準(zhǔn)總線的FAULT
導(dǎo)線，傳遞到驅(qū)動器管理邏輯單元19，不需要任何軟件處理。三個比較器205-207的輸出有多個不同的函數(shù)可被用來決定FAULT
和FAULT[1]信號。通過設(shè)定經(jīng)由總線的配置比特對所選函數(shù)進行編程。盡管如圖4D所示的配置比特符號遍布邏輯單元，但配置比特都是同一個配置寄存器31的一部分。
無刷電坑控制器應(yīng)用圖5是涉及一個MTPMIC2的無刷電機控制器應(yīng)用的系統(tǒng)300的示意圖。圖5A、5B、5C和合在一起構(gòu)成圖5。圖5某種程度上是圖4中所示的MTPMIC2的簡化電路原理圖。圖5A左下方顯示的是圖5A、5B、5C和是如何用這一方法合在一起的。系統(tǒng)300包括MTPMIC2和外部電路組件301-337。電源管理邏輯單元20和外部電路301-337經(jīng)過配置構(gòu) 成了步降降壓轉(zhuǎn)換器電源。因圖紙空間有限，電源管理邏輯單元CSPSPWM 122部分的一些內(nèi)部細(xì)節(jié)沒有展示。請參見圖4A 了解更多詳情。在圖5的配置中，導(dǎo)線338上的電壓VIN是電池301輸出的直流電壓。VIN的范圍大約從12伏到48伏。在所給示例中，VIN是48伏，電池301是多節(jié)鉛酸電池。NPN雙極晶體管302在步降配置下帶動一個感應(yīng)器306，生成節(jié)點339和端子VP132上的主電壓VP0電阻307是電流檢測電阻。它在端子CSMl29和端子VP132間耦合。在如圖示例中，電壓VP為12伏。電容308是電源的主要存儲電容。由電源管理邏輯單元產(chǎn)生的電壓VP被用來為其他MTPMIC2邏輯單元供電，并為帶動外部電機309的外部開關(guān)電路313-327供電。電源開關(guān)周期是可編程的，并應(yīng)設(shè)置在約200KHZ到約400KHZ的范圍間。在所示示例中，開關(guān)頻率在啟動模式下為
12.5KHZ，在正常運行模式下為200KHZ。在向系統(tǒng)供電之前，所有MTPMIC2上的電路都不帶電。當(dāng)施加電池電壓VIN時，內(nèi)部調(diào)制器123開始為電源管理邏輯單元電路提供4. 5伏的直流電壓。由于VP電壓低于4. 3伏VL0CK0UT電壓，啟動控制模塊144會控制CSPSPWM122的振蕩器/分配器126/127切換到12. 5KHZ低頻并保持固定脈寬。這些脈沖寬度短而安全、頻率相對較低的脈沖用于安全模式中的外部NPN晶體管302。CSM模式檢測模塊130決定了電流檢測阻抗在高端電流配置中的耦合。作為回應(yīng)，CSM模式檢測模塊130輸出一個數(shù)字信號，控制開關(guān)131將比較器133的非反相輸入引線與VP端子132相耦合。當(dāng)CSPSPWM122使得NPN晶體管獲得循環(huán)脈沖，存儲電容308上的電壓逐漸增加。當(dāng)啟動控制模塊144決定電壓VP高于4. 3伏時，啟動控制模塊144就使得電源開始切換到較高的正常模式切換頻率。這一正常模式切換頻率由配置寄存器(如圖3)30中的兩個配置比特決定。每一個這樣的比特都包含一個非易失性單元和一個易失性單元。當(dāng)電源開起，非易失性單元內(nèi)容被自動裝載到易失性單元中。易失性單元內(nèi)容從配置比特輸出來配置相關(guān)電路。正常模式轉(zhuǎn)換頻率在非易失性單元中編程從而當(dāng)電源管理邏輯單元進入正常運行模式時，它將切換到事先決定的適當(dāng)?shù)念l率。事先決定的這一配置的頻率通常在200KHZ到400KHZ之間。啟動控制模塊144檔檢測到電壓Vp大于4. 3伏時，還會控制開關(guān)控制器的反饋回路使得上脈沖的脈寬不再等于一個固定值，而是根據(jù)電流檢測電路和反饋電路的控制調(diào)節(jié)。端子132上產(chǎn)生的電壓VP被用于功率線性穩(wěn)壓器148-151。外部電容334-337是這些線性穩(wěn)壓器的外部電容。穩(wěn)壓器149輸出的VCORE電壓用來為MCU/ADC邏輯單元18的處理器32供電。來自VCORE穩(wěn)壓器149輸出的功率通過標(biāo)準(zhǔn)總線的導(dǎo)線供應(yīng)給MCU/ADC邏輯單元18的處理器。一旦處理器獲得電壓VC0RE，就開始執(zhí)行存儲在RAM/FLASH38中的程序編碼。這一程序編碼會讓處理器通過對標(biāo)準(zhǔn)總線24恰當(dāng)?shù)目虒?，改變電源管理邏輯單元特定配置比特的?nèi)容。例如，可配置電源管理邏輯單元20使得驅(qū)動器155被編程運行在脈沖下拉模式中。在圖5的電機控制應(yīng)用中，三個電機309的線圈310-312每一個都和一對通道N場效應(yīng)晶體管(NFET)相耦合。每一對都有一個高端NFET和一個低端NFET。高端NFET為313-315，低端NFET為316-318。流過電機的電流包括來自48伏VIN導(dǎo)線338，流過一個高端NFET，流過一個線圈，到電機中央節(jié)點346的電流，以及來自電機中央節(jié)點346，經(jīng)過另一個線圈，再經(jīng)過一個傳導(dǎo)低端NFET，流經(jīng)一個電流檢測電阻到接地節(jié)點和接地導(dǎo)線340的電流。電流檢測阻抗319、320和321如圖與信號管理邏輯單元21的差分放大器相耦合使得MTPMIC2能夠測量和檢測經(jīng)由三個電流檢測電阻的壓降。每個高端NFET如圖都和一個充電二極管和一個自舉電容相稱合。充電二極管為二極管322、324和326。自舉電容為電容323、325和327。要求們電壓高于48伏VIN電壓來保持高端NFET開起并傳導(dǎo)。自舉電容耦合為端子84、87和90提供大約59. 3伏的電壓。端子84、87和90上的這一 59. 3伏電壓使得高端驅(qū)動器81、82和83能夠帶動高端NFET們電壓到59. 3伏來打開這些NFET。如上所述自舉電容的運行與驅(qū)動器管理邏輯單元19的運行相聯(lián)系。MTPMIC 2還耦合檢測電機的三個線圈節(jié)點341-343上的電壓事件。端子176通過阻抗分配器328和329與線圈節(jié)點C 343耦合。端子344通過阻抗分配器330和331與線圈節(jié)點B 342耦合。端子345通過阻抗分配器332和333與線圈節(jié)點A 341耦合。
LED驅(qū)動器應(yīng)用圖6為一個有關(guān)MTPMIC 2的LED驅(qū)動器應(yīng)用的系統(tǒng)400示意圖。圖6A、6B、6C和6D合在一起構(gòu)成圖6。圖6從某種程度上來說是圖4所示MTPMIC2的簡化電路原理圖。圖6A的右下角展示了圖6A、6B、6C和6D是如何合在一起的。系統(tǒng)400包括MTPMIC2和外部電路組件401-434。電源管理邏輯單元20和外部電路401-434經(jīng)配置構(gòu)成一個升壓斬波電路。AC輸入401是電源。在所給示例中，AC輸入電源401為標(biāo)準(zhǔn)110伏交流標(biāo)準(zhǔn)家用墻面電源。110VAC是由二極管電橋402矯正的完整波。矯正信號經(jīng)存儲電容403變得平和從而在節(jié)點435上呈現(xiàn)一個粗糙滯留輸入電壓。FET408經(jīng)耦合通過變壓器411的主線圈從VIN節(jié)點435上拉動電流脈沖。電阻409是電流檢測阻抗，在端子CSM129和端子VP132間耦合。第一個二級線圈436和第二個二級線圈437與矯正二極管412和413以及存儲電容414和415在端子Vpl32上產(chǎn)生主輸出電壓VP。第一個二級線圈(上面一個)在FET開啟時輸出電力，為電容414充電，而第二個二級線圈(下面一個)在發(fā)ET關(guān)閉時輸出電力為電容415充電。電容414和415的電壓合在一起構(gòu)成主輸出電壓VP。在這一示例中，VP是12伏。矯正二極管405和存儲電容404在節(jié)點436上輸出一個直流高壓VBUS。在這一示例中，VBUS等于直流400伏。CSM模式檢測模塊130在FET408關(guān)閉時檢測CSM電壓。在圖6的拓?fù)鋱D中，當(dāng)FET關(guān)閉時，因為電壓CSM低于O. 5伏，所以CSM模式檢測模塊130檢測到一個低端電流檢測配置并控制開關(guān)131為比較器133的非反相輸入引線提供一個低電勢。如上所述圖5示例中，當(dāng)啟動時，處理器32和MTPMIC2的其余部分沒有電。內(nèi)部穩(wěn)壓器123和驅(qū)動器155最初通過電阻406和電容407從VIN電壓獲得啟動電壓，直到供電電壓VP高于此時由VP通過二極管410提供的VHM電壓。從VHM，內(nèi)部穩(wěn)壓器輸出4. 5伏直流電為CSPSPWM122電路供電。如上述圖5所述示例，啟動控制模塊144檢測到VP低于4. 3伏，作為回應(yīng)，其控制振蕩器開始以12. 5KHZde切換低頻切換轉(zhuǎn)換器。上脈沖為固定O. 8微秒。FET408在這一安全模式下獲得低頻率短上脈沖的脈沖直到電壓VP達到4. 3伏為止。當(dāng)檢測到電壓VP大于4. 3伏，那么切換頻率改為正常模式下預(yù)先設(shè)定的切換頻率。在這一升壓配置中，正常模式中的預(yù)先設(shè)定切換頻率比圖5中的步降降壓轉(zhuǎn)換器的頻率低，通常約為50KHZ。在正常模式運行中，電流檢測和反饋電路被用來調(diào)節(jié)上脈沖的脈寬。升壓轉(zhuǎn)換器的一個目的在于為節(jié)點438提供400伏VBUS直流電壓。這一 400伏直流電壓為標(biāo)準(zhǔn)電壓用來實現(xiàn)功率因數(shù)校正。來自110VAC電源401的輸入電流用以追蹤110VAC墻電源的110VAC輸入正弦交流電壓波形。大電容404被用來過濾120HZ波形。電容通常規(guī)格為每輸出I功率O. 5微法拉。一旦電壓VP穩(wěn)定且電源在正常模式下工作，線性穩(wěn)壓器148-151就會產(chǎn)生電壓VCORE并將其提供給MCU/ADC中的處理器32。在圖5所示實施例中，一旦向處理器供電，它就開始執(zhí)行存儲在RAM/FLASH中的程序編碼。在軟件的控制下，處理器能通過經(jīng)由標(biāo)準(zhǔn)總線24在電源管理邏輯單元20的配置寄存器30刻寫來對電源管理邏輯電源20進行重新配置。例如，刻寫配置寄存器30從而讓驅(qū)動器155的特殊脈沖下拉模式失效。相應(yīng)地，圖6中的驅(qū)動器155或者將端子DRM156上的電壓帶到端子124上的VHM電壓，或者將其變?yōu)槎俗覩ND157上的地電勢。驅(qū)動器155在短短的150納秒為DRM端子推到地電勢后不會把DRM端子變?yōu)楦咦杩範(fàn)顟B(tài)。在圖6所給示例中，升壓轉(zhuǎn)換器得到了功率因數(shù)校正，處理器32經(jīng)由標(biāo)準(zhǔn)總線刻寫配置信息對電源管理邏輯單元中的配置寄存器30編程，從而反饋電路FB140讓放大器142變?yōu)檐壐唠娖?。這樣有效禁止了反饋電路FB140影響節(jié)點136上的信號。處理器32使用一個包含電阻416和417以及端子439的電壓分配器來檢測VIN線電壓波形使用ADC。處理器32使用一個包括電阻418和419以及端子440的電壓分配器來檢測VBUS電壓使用ADC。根據(jù)這些VIN和VBUS的ADC測量值，處理器32在IlOVAC輸入波形的60HZ周期中每隔10微秒調(diào)整MOD DAC164的8比特輸入值，從而讓電源產(chǎn)生的電流跟蹤110VAC正弦波性，來從110VAC墻電源獲得一個同相功率因數(shù)校正電流。有三個LED燈串432、433和434在步降拓?fù)渲惺怯晒?jié)點438的VBUS供電的。與每隔LED燈串相關(guān)的下拉NFET通過燈串傳導(dǎo)電流脈沖。當(dāng)NFET開啟，通過相關(guān)感應(yīng)器的電流增加，而當(dāng)NFET關(guān)閉，則通過感應(yīng)器的電流減小。NFET的開啟時間是調(diào)節(jié)脈寬以此來控制通過相關(guān)LED燈串的平均電流。當(dāng)NFET開啟，電流流過LED燈串、流過感應(yīng)器、流過NFET、流過電流檢測電阻并流到接地導(dǎo)線。在LED燈串426的案例中，電流檢測電阻是電阻423。信號管理邏輯單元和ADC的差分放大器被用來檢測這一電流的幅度。當(dāng)NFET關(guān)閉時，電流流經(jīng)LED燈串、感應(yīng)器，并流回二極管到VBUS導(dǎo)線438。在所示示例中流經(jīng)LED燈串的平均電流為100毫安。脈寬調(diào)制信號由MCU/ADC邏輯單元的一個計時器產(chǎn)生。因為圖6示例中有三個LED燈串，因此使用三個相應(yīng)的計時器。
高壓步降圖7是包含MTPMIC2和外部電流組件501-514的系統(tǒng)500的示意圖。電源管理邏輯單元20和外部電路501-514經(jīng)配置構(gòu)成高壓步降電壓轉(zhuǎn)換器。如圖7所示的電源管理邏輯單元20從某種程度來說是圖4中所示的電源管理邏輯單元的簡化版本。DRM端子156被用來帶動一個外部NPN 二極晶體管508，其作為開關(guān)輪流帶動一個PNP 二極晶體管506。PNP晶體管506打開和關(guān)閉來帶動感應(yīng)器512。電阻513是電流檢測電阻。節(jié)點516上的12伏VP是一個步降電壓，由節(jié)點515上的高壓矯正交流輸入電壓VIN直接產(chǎn)生。示例中110VAC墻電源的交流輸入電源501，其節(jié)點515上的矯正交流輸入電壓VIN等于150伏。
返馳圖8是包括MTPMIC2以及外部電路組件的系統(tǒng)600的圖標(biāo)。電源管理邏輯單元20和外部電路組件601-613經(jīng)配置構(gòu)成返馳式轉(zhuǎn)換器。CSM模式檢測模塊130檢測地段電流檢測配置。外部場效應(yīng)晶體管606通過打開和關(guān)閉來帶動變壓器609的主線圈。在這個示例中，有兩個二級線圈614和615。二級線圈614提供一個輸出電壓VIS0，其接地與二級線圈615的接地分隔開。接地導(dǎo)線616與接地導(dǎo)線617分隔開。二級線圈615用來提供主供電電壓VP和CSPSPWM122的調(diào)制反饋。如果檢測到的電壓VP的幅度低于要求大小，那么CSPSPWM122控制晶體管606切換，使它的上脈沖脈寬更長。如果檢測到的電壓VP幅度高于要求大小，那么CSPSPWM122控制晶體管606使其上脈沖脈寬縮短。內(nèi)部穩(wěn)壓器123和分配器155最初通過電阻604和電容605接收來自VIN電壓的供電，直到電壓VP上升并高于VHM,在這一點上VHM電壓由VP通過二極管607提供。導(dǎo)線618上的輸出電壓VISO通過二極線圈614和615間的匝數(shù)比與主供電電壓VP相關(guān)。
使用高端和低端FET的LED驅(qū)動圖9是包括MTPMIC2和外部電路組件701-724的系統(tǒng)700的示意圖。驅(qū)動器管理邏輯單元19和外部電路相耦合來帶動LED燈串701-703。這一示例中的每一個LED燈串都由一個高端外部NFET和一個低端外部NFET來帶動。例如，LED燈串701的高端NFET是NFET713，LED燈串701的低端NFET是NFET716。使用高端驅(qū)動器的自舉激勵器模式。
逆變器H橋圖10是包括MTPMIC2和外部電路組件801-812的系統(tǒng)800示意圖，這兩部分合在一起構(gòu)成H橋式逆變器。有幾種方式給電池(未展示)充電。電池為VP節(jié)點813提供電壓VIN0電源管理邏輯單元20與外部組件一起構(gòu)成產(chǎn)生如上所述電壓VP的電源。端子VP132上的電壓Vp也出現(xiàn)在節(jié)點814上。來自電池的直流電壓VIN被逆變器電路轉(zhuǎn)換，在端子815和816之間產(chǎn)生一個110VAC 60赫茲的輸出電壓。通過打開高端NFET801并打開低端NFET804，可以讓電流從節(jié)點813流出向下經(jīng)過變壓器806的主部分818，流到接地節(jié)點和導(dǎo)線817。電流的幅度由調(diào)節(jié)這些外部NFET801和804的脈寬來控制的。NFET開關(guān)頻率為20KHZ?？勺岆娏饕韵喾吹姆较驈墓?jié)點813流經(jīng)傳導(dǎo)高端NFET803，向上流過變壓器806的主部分818，流過低端NFET802，并到接地節(jié)點和導(dǎo)線817。這一相反方向的電流幅度也是由調(diào)制外部NFET803和802的脈寬控制的。電流得到控制使得二極線圈819上出現(xiàn)正弦電壓。參考數(shù)字821表示的是變壓器806的芯。感應(yīng)器807和電容808合在一起構(gòu)成了濾波器，可過濾到二極信號除需要的60赫茲頻率成分以外的頻率成分。處理器32通過檢測流經(jīng)電流檢測電阻805的電流幅度來決定H橋的狀態(tài)，達到控制的目的。例如，節(jié)電820和817可耦合到信號管理邏輯單元差分放大器的兩個輸入端子。處理器32可以通過ADC64檢測這一電流的幅度并相應(yīng)調(diào)節(jié)H橋的驅(qū)動。
無線充電器圖11是系統(tǒng)900的示意圖，它包括一個與圖10所示的H橋式充電器電路類似的H橋式充電器電路。與如圖10變壓器806那樣使用帶芯821的變壓器不同，在圖11電路中，充電器的主線圈901和另一個電子設(shè)備903中的二級線圈902磁性耦合，但被一道氣隙904分開。感應(yīng)器905和電容906設(shè)定了電路H橋主要端的共振頻率。
配置比特圖12表展示了 MCU/ADC邏輯單元的配置寄存器比特。圖13表展示了驅(qū)動器管理邏輯單元的配置比特。圖14表展示了電源管理邏輯單元的配置比特。圖15表展示了信號管理邏輯單元的配置比特。
加電和配置方法圖17是根據(jù)本發(fā)明創(chuàng)新角度提供的方法1000的流程圖。對之前無動力的MTPMIC2加電(第1001步)。舉個例子，電源管理邏輯單元20的CSPSPWM122與外部電路作為開關(guān)電源電路運行。CSPSPWM122在啟動安全模式下對開關(guān)電源的外部主開關(guān)施加脈沖，切換頻率為事先決定的固定頻率，脈寬也固定(第1002步)。CSM模式檢測模塊130決定(第1003步)當(dāng)端子DRM156上的電壓被帶動到低電平時，CSM端子129上的電壓是否高于O. 5伏。如果CSM端子129較高，那么會對CSPSPWM的電流檢測電路進行配置(第1004步)用作高端電流檢測。當(dāng)開關(guān)電源被施以脈沖時，主供電電壓VP上升，直到確定主供電電壓VP(第1005步)高于預(yù)先確定的門檻電壓。.預(yù)先決定的門檻電壓可為例如4. 3伏。然后將切換頻率更改到預(yù)先設(shè)定的切換頻率(第1006步)進入電源正常運行模式。從而線性穩(wěn)壓器被打開(第1007步)。如果所有供電電壓都在適當(dāng)?shù)姆秶畠?nèi)(第1008步)，那么對MCU/ADC邏輯單元中的處理器加以來自其中一個線性穩(wěn)壓器的供電電壓輸出(第1009步)。處理器被初始化，然后經(jīng)由標(biāo)準(zhǔn)總線在電源管理邏輯單元的配置寄存器上刻寫配置信息(第1010步)。處理器控制驅(qū)動器管理邏輯單元(第1011步)運行一個輸出負(fù)載，并且處理器控制信號管理邏輯單元來監(jiān)控輸出負(fù)載的狀態(tài)。在決定第1003步時，如果當(dāng)端子DRM處于低電平時，CSM端子129低于O. 5伏，那么CSPSPWM的電流檢測電路保持低端電流檢測配置。當(dāng)開關(guān)電源被施以脈沖時,主供電電壓VP上升，直到確定主供電電壓VP (第1012步)高于預(yù)先決定的門檻電壓。預(yù)先決定的門檻電壓可為例如4. 3伏。然后切換頻率會被更改為預(yù)先決定的切換頻率(第1013步)進入電源正常運行模式。然后線性穩(wěn)壓器打開(第1014步)。如果所有供電電壓都在適當(dāng)?shù)姆秶鷥?nèi)(第1015步)，那么MCU/ADC邏輯單元的處理器就會獲得(第1016步)來自其中一個線性穩(wěn)壓器的供電電壓輸出提供的電力。處理器被初始化，之后經(jīng)由標(biāo)準(zhǔn)總線將配置信息(第1017步)刻寫到電源管理邏輯單元的配置寄存器上。處理器控制驅(qū)動器管理邏輯單元(第1018步)運行一個輸出負(fù)載，同時處理器控制信號管理邏輯單元來監(jiān)控輸出負(fù)載的狀態(tài)。上述描述是說明性的并沒有限制性。本專利文件具有一般適用性，并不限于上述特定細(xì)節(jié)。在研究了本發(fā)明的公開內(nèi)容后，對本領(lǐng)域的技術(shù)人員而言，對本發(fā)明的各種修改、適用性以及不同特性的組合都可能是具有實踐意義的，因此本發(fā)明的范圍不同通過參考上述描述而定，而應(yīng)通過參考權(quán)利要求的全部范圍來確定。
權(quán)利要求
1.一種集成電路，其特征在于，包括 一第一邏輯單元，其包括一可配置切換電源脈寬調(diào)制器，一驅(qū)動器輸出端子，一接收來自可配置切換電源脈寬調(diào)制器的驅(qū)動器輸入信號并將驅(qū)動器輸出信號驅(qū)動到驅(qū)動器輸出端子上的耦合驅(qū)動器，一與所述可配置切換電源脈寬調(diào)制器誤差放大器耦合的供電端子，以及一配置寄存器，其中存放在所述配置寄存器中的配置信息決定了可配置切換電源脈寬調(diào)制器的配置； 一第二邏輯單元，其包括一端子，與所述第二邏輯單元端子耦合的電路，以及一配置寄存器，其中存放在所述配置寄存器中的配置信息決定所述電路的配置，所述電路來自于一組包括以下內(nèi)容的電路一向所屬第二邏輯單元端子輸出信號的驅(qū)動器輸出電路以及一接收來自所述第二邏輯單元端子信號的放大器電路； 一內(nèi)存，以及 一用來讀取內(nèi)存并執(zhí)行內(nèi)存中存儲指令的處理器，其中所述處理器的電力由所述第一邏輯單元的可配置切換電源脈寬調(diào)制器運行產(chǎn)生，所述處理器經(jīng)配置，經(jīng)由一標(biāo)準(zhǔn)總線向所述第一邏輯單元中的配置寄存器中寫入從而對可配置切換電源脈寬調(diào)制器進行配置，并且所述處理器經(jīng)配置，經(jīng)由所述標(biāo)準(zhǔn)總線向第二邏輯單元的配置寄存器寫入，從而對所述第二邏輯單元電路進行配置。
2.如權(quán)利要求1中所述的集成電路，其特征在于，所述第二邏輯單元的驅(qū)動器輸出電路為一高端驅(qū)動器輸出電路。
3.如權(quán)利要求1中所述的集成電路，其特征在于，所述第二邏輯單元還包含一第二端子，所述第二邏輯單元中的放大器電路是耦合差分放大器電路，用于接收來自所述第二端子的信號。
4.如權(quán)利要求1中所述的集成電路，其特征在于，所述第二邏輯單元中的電路由來自所述第一邏輯單元的電力供電。
5.如權(quán)利要求1中所述的集成電路，其特征在于，所述第一邏輯單元在導(dǎo)線上提供一個電壓，且其中所述處理器通過導(dǎo)線由來自所述第一邏輯單元的電力供電。
6.如權(quán)利要求1中所述的集成電路，其特征在于，所述第一邏輯單元的所述驅(qū)動器經(jīng)配置在脈沖下拉模式下運行。
7.如權(quán)利要求1中所述的集成電路，其特征在于，所述第一邏輯單元還包括一電流檢測端子，所述可配置切換電源脈寬調(diào)制器包含電流檢測電路，用于檢測所述電流檢測端子是否在低端電流檢測配置中耦合。
8.如權(quán)利要求1中所述的集成電路，其特征在于，所述可配置切換電源脈寬調(diào)制器運行在固定切換頻率和固定脈寬模式下，在所述固定切換頻率和固定脈寬模式下，所述驅(qū)動器輸出端子由一固定頻率和固定脈寬的脈沖驅(qū)動。
9.如權(quán)利要求1中所述的集成電路，其特征在于，所述第一邏輯單元還包括一高壓端子，所述驅(qū)動器可通過將所述驅(qū)動器輸出端子與所述高壓端子耦合，使所述驅(qū)動器輸出端子達到高電壓。
10.如權(quán)利要求1中所述的集成電路，其特征在于，所述可配置切換電源脈寬調(diào)制器具有一可編程切換頻率，所述可編程切換頻率由存儲在所述第一邏輯單元的配置寄存器中的配置信息決定。
11.如權(quán)利要求1中所述的集成電路，其特征在于，所述可配置切換電源脈寬調(diào)制器包括一可編程電壓分配器，所述可編程電壓分配器的輸入與所述供電端子耦合，所述可編程電壓分配器的輸出與所述可配置切換電源脈寬調(diào)制器的一誤差放大器耦合，所述可編程電壓分配器由存儲在所述第一邏輯單元的所述配置寄存器中的配置信息來控制。
12.如權(quán)利要求1中所述的集成電路，其特征在于，所述第一邏輯單元有一第一長度端，所述第二邏輯單元有一第二長度端，所述第一邏輯單元的一端與所述第二邏輯單元的一端毗鄰，且所述第一長度和所述第二長度相等。
13.如權(quán)利要求1中所述的集成電路，其特征在于，所述可配置切換電源脈寬調(diào)制器還包括一線性穩(wěn)壓器電路所述線性穩(wěn)壓器的輸入與所述供電端子耦合。
14.如權(quán)利要求1中所述的集成電路，其特征在于，所述可配置切換電源脈寬調(diào)制器包括一誤差放大器輸出節(jié)點以及一個數(shù)模轉(zhuǎn)換器，所述可操作所述處理器通過寫入數(shù)字值來控制所述誤差放大器輸出節(jié)點上的電壓，從而在所述數(shù)模轉(zhuǎn)換器的輸入引線上呈現(xiàn)所述數(shù)字值。
15.如權(quán)利要求1中所述的集成電路，其特征在于，所述第一邏輯單元不包括執(zhí)行指令的數(shù)字處理器。
16.如權(quán)利要求1中所述的集成電路，其特征在于，所述驅(qū)動器輸出端子與一NPN晶體管的基座耦合，并且所述NPN晶體管和所述可配置切換電源脈寬調(diào)制器構(gòu)成一步降電壓轉(zhuǎn)換器。
17.如權(quán)利要求1中所述的集成電路，其特征在于，其中所述驅(qū)動器輸出端子與一場效應(yīng)晶體管的門相耦合，所述場效應(yīng)晶體管和所述可配置切換電源脈寬調(diào)制器構(gòu)成一升壓轉(zhuǎn)換器。
18.如權(quán)利要求1中所述的集成電路，其特征在于，其中所述驅(qū)動器輸出端子與一場效應(yīng)晶體管的門耦合，所述場效應(yīng)晶體管和所述可配置切換電源脈寬調(diào)制器構(gòu)構(gòu)成一返馳式轉(zhuǎn)換器。
19.一種方法,其特征在于,包括 (a)在一集成電路上施加功率，所述集成電路包括一第一邏輯單元和一第二邏輯單元，所述第一邏輯單元包括一可配置切換電源脈寬調(diào)制器，所述可配置切換電源脈寬調(diào)制器與所述集成電路外部的電路耦合在一起構(gòu)成一開關(guān)電源電路，所述外部電路包含一由下列內(nèi)容構(gòu)成的組的一個組件一感應(yīng)器和一變壓器； (b)通過所述開關(guān)電源電路使用所提供的電能來為一處理器施加功率，其中所述處理器是所述第二邏輯單元的一部分； (C)通過在配置寄存器中寫入配置信息來配置所述可配置切換電源脈寬調(diào)制器，所述配置寄存器是所述第一邏輯單元的一部分，所述處理器將配置信息寫入所述配置寄存器。
20.如權(quán)利要求19所述的方法，其特征在于，所述步驟(c)中處理器經(jīng)由一標(biāo)準(zhǔn)總線將配置信息寫入所述配置寄存器。
21.如權(quán)利要求19中所述的方法，其特征在于，所述第一邏輯單元為一導(dǎo)線提供電壓，且所述處理器由來自所述第一邏輯單元的且通過所述導(dǎo)線接收到的電壓供電。
22.如權(quán)利要求19中所述的方法，其特征在于，所述所述步驟(a)中可配置切換電源脈寬調(diào)制器在加電后以及在所述步驟(c)中所述處理器在所述配置寄存器中寫入配置信息之前，在固定切換頻率和固定脈寬模式下運行。
23.一種集成電路，其特征在于，包括 一第一邏輯單元，其包括一處理器；以及 一第二邏輯單元，其包括一在一開關(guān)電源中調(diào)節(jié)一開關(guān)和生成一輸出供電電壓的脈寬的設(shè)備，所述開關(guān)是所述集成電路的外部設(shè)備，所述設(shè)備用于向所述處理器供電，所述設(shè)備用于接收所述處理器寫入的配置信息。
24.如權(quán)利要求22中所述的集成電路，其特征在于，一供電總線導(dǎo)線在所述集成電路上從所述第二邏輯單元延伸到所述第一邏輯單元，所述設(shè)備通過將一供電電壓傳送到所述供電總線導(dǎo)線上，為所述處理器供電。
全文摘要
一種多邏輯單元電源管理電路(MTPMIC)包括包含一個MCU/ADC邏輯單元和一個電源管理邏輯單元在內(nèi)的多個邏輯單元。電源管理邏輯單元包括一組可配置開關(guān)電源脈寬調(diào)制器(CSPSPWM)組件。這些組合與其它集成電路的外部電路一起，可經(jīng)配置構(gòu)成所選的多個不同開關(guān)電源電路中的一個。在加電時，內(nèi)部穩(wěn)壓器為CSPSPWM供電。然后，CSPSPWM控制電源，開始切換到低頻啟動模式。CSPSPWM根據(jù)集成電路外部電路，決定了在啟動期間的電流檢測方法。然后供電電壓通過標(biāo)準(zhǔn)總線的導(dǎo)線提供給MCU/ADC邏輯單元中的處理器。處理器開始執(zhí)行指令，從而經(jīng)由標(biāo)準(zhǔn)總線進行刻寫來配置MTPMIC中的多個邏輯單元。
文檔編號G05B19/042GK103048940SQ20121052150
公開日2013年4月17日 申請日期2012年12月6日 優(yōu)先權(quán)日2011年12月8日
發(fā)明者黃樹良 申請人:技領(lǐng)半導(dǎo)體(上海)有限公司, 技領(lǐng)半導(dǎo)體股份有限公司