帶隙基準源的鉗位電路的制作方法
【專利摘要】本發(fā)明公開了一種帶隙基準源的鉗位電路，是在帶隙基準源的電源電壓與外部電源電壓之間串接一鉗位電路，所述鉗位電路可有效抑制電源電壓的瞬間跳變，為帶隙基準源提供相對穩(wěn)定的電源電壓，使其輸出穩(wěn)定的基準電壓，從而抑制電源電壓瞬間跳變對基準電壓的影響。
【專利說明】帶隙基準源的鉗位電路
【技術領域】
[0001]本發(fā)明涉及半導體集成電路領域，特別是指一種帶隙基準源的鉗位電路。
【背景技術】
[0002]典型的帶隙基準源電路，其工作電壓直接由外部電壓提供，同時偏置電流源為帶隙基準源提供工作電流，如圖1所示，具有偏置電流源及帶隙基準源。帶隙基準源的輸出為兩參考電壓(基準電壓)Vref、Vrefl,以及兩參考電流(基準電流)Irefl、Iref2。這種直接的接法，在電源電壓的跳變時，電壓的波動直接對帶隙基準源的輸出基準電壓有較大的影響。圖4中曲線b則顯示了采用該直接接法的帶隙基準源的輸出受電源輸出波動(曲線a)的影響，很明顯，電源電壓Vpwr5的波動也造成了帶隙基準源的輸出產生了震蕩。通常的應用中對基準電壓的穩(wěn)定性要求很高。

【發(fā)明內容】

[0003]本發(fā)明所要解決的技術問題在于提供一種帶隙基準源的鉗位電路，可抑制電源電壓的跳變對帶隙基準源的影響。
[0004]為解決上述問題，本發(fā)明提供一種帶隙基準源的鉗位電路，串接于偏置電流源與帶隙基準源之間，對帶隙基準源的輸入電壓進行鉗位穩(wěn)壓，包含2個PMOS組成輸入級，以及6只NMOS構成鉗位穩(wěn)壓電路；
[0005]兩PMOS的兩源極并聯(lián)以及兩柵極并聯(lián)后，形成兩輸入端，并聯(lián)的源極連接電源輸入電壓，并聯(lián)的柵極連接偏置電流源，以形成偏置電流源的鏡像電流；
[0006]第五NMOS的柵極與漏極短接后連接第一 PMOS的漏極，第五NMOS的源極接地；
[0007]第六NMOS的柵漏短接后連接第二 PMOS的漏極，第一 NMOS的柵漏短接后連接第六NMOS的源極，第一 NMOS的源極接地；
[0008]第二 NMOS的柵極連接第二 PMOS的漏極，其漏極連接第二 PMOS的源極；
[0009]第三NMOS的柵極與第四NMOS的柵極并聯(lián)后連接第五NMOS的漏極，第三NMOS的源極與第四NMOS的漏極連接，第四NMOS的源極接地，第三NMOS的漏極與第二 NMOS的源極連接并引出所述鉗位電路的穩(wěn)壓輸出端。
[0010]進一步地，所述第二 NMOS為N型本征晶體管。
[0011]進一步地，所述鉗位電路的工作電流是由偏置電流源提供，不需額外的電流產生電路。
[0012]本發(fā)明所述的帶隙基準源的鉗位電路，在帶隙基準源電路輸入級之前加入了一個鉗位電路，在外部電源電壓有較大的上沖或下沖時，經過該鉗位電路使電源電壓的過沖幅度減小，輸出一個相對穩(wěn)定的電壓給帶隙基準源供電，從而抑制帶隙基準電壓源的輸出電壓受電源電壓跳變的影響，使基準電壓更穩(wěn)定，提高電路性能。
【專利附圖】

【附圖說明】[0013]圖1是傳統(tǒng)的帶隙基準源應用示意圖；
[0014]圖2是本發(fā)明鉗位電路的結構圖；
[0015]圖3是本發(fā)明的應用示意圖；
[0016]圖4是使用本發(fā)明后的仿真效果圖。
[0017]附圖標記說明
[0018]Ma是第一 PMOS, Mb是第二 PMOS, Ml~M6分別是第一~第六NM0S。
【具體實施方式】
[0019]本發(fā)明所述的帶隙基準源的鉗位電路，串接于偏置電流源與帶隙基準源之間，包含2個PMOS組成輸入級，以及6只NMOS構成鉗位穩(wěn)壓電路；如圖2所示:
[0020]兩PMOS Ma、Mb的兩源極并聯(lián)以及兩柵極并聯(lián)后，組成兩輸入端，并聯(lián)的源極連接電源輸入電壓，并聯(lián)的柵極連接偏置電流源，以形成偏置電流源的鏡像電流，第五NM0SM5的柵極與漏極短接后連接第一 PMOS Ma的漏極，第五NMOS M5的源極接地；
[0021]第六NMOS M6的柵漏短接后連接第二 PMOS Mb的漏極，第一 NMOS Ml的柵漏短接后連接第六NMOS M6的源極，第一 NMOS Ml的源極接地；
[0022]第二 NMOS M2的柵極連接第二 PMOS Mb的漏極，其漏極連接第二 PMOS Mb的源極；
[0023]第三NMOS M3的柵極與第四NMOS M4的柵極連接，第三NMOS M3的源極與第四NM0SM4的漏極連接，第四NMOS ·M4的源極接地，第三NMOS M3的漏極與第二 NMOS M2的源極連接并引出所述鉗位電路的穩(wěn)壓輸出端。
[0024]圖3顯示了本發(fā)明的一實施例，在外部電源電壓與帶隙基準源電路之間串接所述鉗位電路，其工作電流由偏置電流源電路產生。
[0025]電流產生電路，即偏置電流源，是圖3中左側虛線框內部分，其作用是為鉗位電路和帶隙基準源中的運放提供偏置電流(圖3中偏置電流源為帶隙基準源運放提供電流的連接未示出)。帶隙基準源主體電路，如圖3中右側虛線框內電路所示。
[0026]鉗位電路，如圖3中間虛線框內電路所示，該電路包括6只NMOS Ml、M2、M3、M4、M5、M6晶體管，其中NMOS Ml、M3、M4、M5、M6為N型晶體管，M2為N型本征晶體管。
[0027]偏置電流源和鉗位電路的工作電壓都是由偏置電源提供(即電壓vpWr5)，偏置電流源的電流輸出提供給鉗位電路。
[0028]如圖3，該電路通過偏置電流源電路提供工作電流Il和12，第五NMOS M5是二極管接法的NMOS晶體管，該管子的Vgs為NMOS M3、M4提供偏置電壓，NMOS M6和Ml也是二極管接法，NMOS M2工作成源跟隨器的形式，其襯底是自阱接法，可減小其Vgs，鉗位電壓為(Vgs6+Vgsl-Vgs2),即所述鉗位電路的鉗位電壓是由NMOS M6、M1和M2的Vgs決定，鉗位電壓可根據需要設置。?OS M2通常選取閾值電壓較小的本征晶體管。通過選取管子個數、管子類型和調整管子尺寸可獲得需要的鉗位電壓，該鉗位電壓即為帶隙基準主體電路的工作電壓。由于該電路是開環(huán)結構，其穩(wěn)定性可以保證。
[0029]當外部電源電壓上沖時，只要高過該鉗位電路的鉗位電壓，該鉗位電路的節(jié)點vpwr5_o會鉗位在(Vgs6+Vgsl-Vgs2),從而減小電源電壓上沖的幅度，為帶隙基準主體電路提供一個穩(wěn)定的工作電壓；當外部電源電壓下沖時，下沖到低于鉗位電壓，該鉗位電路的節(jié)點vpWr5_0會輸出一個低于電源電壓幾十毫伏的跟隨電壓，只要該跟隨電壓大于帶隙基準源的最低工作電壓，就能保證帶隙基準源正常工作。通過這種方法減小帶隙基準源工作電壓的上沖和下沖的幅度，使其輸出的基準電壓更穩(wěn)定，顯著提高了帶隙基準源抗電源跳變的能力，而且該鉗位電路的工作電流是由偏置電流源電路提供，功耗小，整個鉗位電路只有幾個管子組成，結構簡單。
[0030]圖4顯示的是使用本發(fā)明所述的鉗位電路后的效果仿真圖，其中a曲線是電源電壓vpWr5，曲線b是未使用鉗位電路的帶隙基準源輸出曲線，曲線c是使用了本鉗位電路后的帶隙基準源的輸出曲線。在電源電壓vpwr5有波動時，對比該3條曲線可知，本鉗位電路對穩(wěn)定帶隙基準源的輸出具有很明顯的效果。
[0031]以上僅為本發(fā)明的優(yōu)選實施例，并不用于限定本發(fā)明。對于本領域的技術人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
【權利要求】
1.一種帶隙基準源的鉗位電路，對帶隙基準源的輸入電壓進行鉗位穩(wěn)壓，其特征在于:包含2個PMOS組成輸入級，以及6只NMOS構成鉗位穩(wěn)壓電路； 兩PMOS的兩源極并聯(lián)以及兩柵極并聯(lián)后，形成兩輸入端，并聯(lián)的源極連接電源輸入電壓，并聯(lián)的柵極連接偏置電流源，以形成偏置電流源的鏡像電流； 第五NMOS的柵極與漏極短接后連接第一 PMOS的漏極，第五NMOS的源極接地； 第六NMOS的柵漏短接后連接第二 PMOS的漏極，第一 NMOS的柵漏短接后連接第六NMOS的源極，第一 NMOS的源極接地； 第二 NMOS的柵極連接第二 PMOS的漏極，其漏極連接第二 PMOS的源極； 第三NMOS的柵極與第四NMOS的柵極并聯(lián)后連接第五NMOS的漏極，第三NMOS的源極與第四NMOS的漏極連接，第四NMOS的源極接地，第三NMOS的漏極與第二 NMOS的源極連接并引出所述鉗位電路的穩(wěn)壓輸出端。
2.如權利要求1所述的帶隙基準源的鉗位電路，其特征在于:所述第二NMOS為N型本征晶體管。
3.如權利要求1所述的帶隙基準源的鉗位電路，其特征在于:所述鉗位電路的工作電流是由偏置電流源提供。
【文檔編號】G05F1/567GK103853223SQ201210496253
【公開日】2014年6月11日 申請日期:2012年11月28日 優(yōu)先權日:2012年11月28日
【發(fā)明者】周寧 申請人:上海華虹宏力半導體制造有限公司