帶隙基準源的啟動電路的制作方法
【專利摘要】本發(fā)明公開了一種帶隙基準源的啟動電路，包括由兩個PMOS管組成的對稱的差分對管，兩個PMOS管的源極連接在一起并和第一電流源連接；第三PMOS管的源極連接第一PMOS管的漏極，第三PMOS管的漏極接地，第三PMOS管的柵極連接第二PMOS管的漏極。本發(fā)明通過對稱的差分對管的設置，并通過一對由帶隙基準源的主體電路提供的控制信號，能夠在帶隙基準源的主體電路正常工作時，能使第一電流源的電流泄放到地而不會進入到帶隙基準源的主體電路中；當帶隙基準源的主體電路未啟動時，能使第一電流源的電流進入到帶隙基準源的主體電路中進行啟動而不再泄放到地，最后能夠提高帶隙基準源的精度。
【專利說明】帶隙基準源的啟動電路
【技術領域】
[0001]本發(fā)明涉及一種半導體集成電路，特別是涉及一種帶隙基準源的啟動電路。
【背景技術】
[0002]如圖1所示，是現(xiàn)有帶隙基準源的結構示意圖；現(xiàn)有帶隙基準源包括啟動電路101和主體電路102。
[0003]所述主體電路102包括:
[0004]第二 PNP三極管Ql和第三PNP三極管Q0，所述第三PNP三極管QO發(fā)射極面積為所述第二 PNP三極管Ql發(fā)射極面積的M倍，M大于I ;所述第二 PNP三極管Ql和所述第三PNP三極管QO的基極和集電極都接地。
[0005]第四PMOS管MPl和第五PMOS管ΜΡ0，所述第四PMOS管MPl和所述第五PMOS管MPO的源極都連接電源，所述第四PMOS管MPl和所述第五PMOS管MPO的柵極連接在一起，所述第四PMOS管MPl的漏極連接所述第二 PNP三極管Ql的發(fā)射極即節(jié)點A，所述第五PMOS管MPO的漏極和第一電阻RO的第一端即節(jié)點B相連，所述第一電阻RO的第二端即節(jié)點C和所述第三PNP三極管QO的發(fā)射極相連；
[0006]運算放大器Al，所述運算放大器Al的第一輸入端連接所述第二 PNP三極管Ql的發(fā)射極，所述運算放大器Al的第二輸入端連接所述第一電阻RO的第一端；所述運算放大器Al的輸出端相連所述第四PMOS管MPl和所述第五PMOS管MPO的柵極。所述運算放大器Al具有輸入失調(diào)電壓Vos。所述運算放大器Al構成一個深度負反饋回路使節(jié)點A和節(jié)點B的電壓在理想狀態(tài)下相等，在有輸入失調(diào)電壓Vos的情況下節(jié)點A和節(jié)點B之間電壓差為輸入失調(diào)電壓Vos。
[0007]第二電阻R1，連接于第二 PNP三極管Ql的發(fā)射極和地之間。第三電阻R2，連接于所述第一電阻RO的第一端和地之間。第二電阻Rl和第三電阻R2的阻值相同。
[0008]第六PMOS管MP2，其源極和電源相連，所述第六PMOS管MP2的柵極和所述第四PMOS管MPl和柵極相連，所述第六PMOS管MP2的漏極通過第四電阻R3接地，所述第六PMOS管MP2的漏極為基準電壓Vref的輸出端。
[0009]所述主體電路102中，第二 PNP三極管Ql的VBE2具有負的溫度系數(shù)，所以流過所述第三電阻R2的電流也具有負的溫度系數(shù)；所述第二 PNP三極管Ql的VBE2和所述第三PNP三極管QO的VBE3的差值AVBE和kT/q成正比而具有正的溫度系數(shù)，k為玻爾茲曼常數(shù)，T是絕對溫度，q是電子電荷，故流過所述第一電阻RO的電流也具有正的溫度系數(shù)，流過第五PMOS管MPO支路的電流為所述第一電阻RO的電流和所述第三電阻R2的電流的和，故能使第五PMOS管MPO支路的電流和溫度無關。最后將第五PMOS管MPO支路的電流鏡像到所述第六PMOS管MP2的電流支路中，形成一個和溫度無關的基準電壓Vref，且基準電壓Vref能夠通過所述第四電阻R3的大小進行調(diào)節(jié)。
[0010]所述啟動電路101包括:
[0011 ] 第一 NMOS管MNA和第二 NMOS管MNB，所述第一 NMOS管MNA的柵極、所述第二 NMOS管MNB的漏極即節(jié)點D相連接，且通過節(jié)點D接入第一電流源11。所述第一 NMOS管MNA的源極即節(jié)點E連接所述第二 NMOS管MNB的柵極，所述第一 NMOS管MNA的漏極連接電源。
[0012]連接成二極管的第一 PNP三極管Q2，所述第一 PNP三極管Q2的發(fā)射極連接所述第二 NMOS管MNB的源極即節(jié)點F，所述第一 PNP三極管Q2的基極和集電極都接地。
[0013]第三NMOS管MNC，所述第三NMOS管MNC的柵極和漏極都連接所述第一 NMOS管MNA的源極即節(jié)點E ;所述第三NMOS管MNC的源極和帶隙基準源的節(jié)點A相連并通過所述第三NMOS管MNC的源極為所述帶隙基準源的主體電路102提供啟動電壓。
[0014]當所述帶隙基準源的主體電路102未啟動時，第四PMOS管MPl和第五PMOS管MPO會完全關閉，所述第一電流源Il對所述第一 PNP三極管Q2進行充電并使節(jié)點E的電壓升高，節(jié)點E的電壓大于節(jié)點A的電壓時，所述第三NMOS管MNC導通從而使節(jié)點A的電壓升高，從而使主體電路102啟動，主體電路102啟動后，主體電路102正常工作，節(jié)點A的電壓會大于節(jié)點E的電壓而使第三NMOS管MNC關閉。
[0015]現(xiàn)有帶隙基準的一個缺點是所述運算放大器Al具有輸入失調(diào)電壓Vos，因此這種結構帶來了額外的穩(wěn)定狀態(tài)，即除了正常狀態(tài)和第四PMOS管MPl和第五PMOS管MPO電流鏡完全關斷的狀態(tài)外，還有第三個狀態(tài)。在第三個狀態(tài)下，第二 PNP三極管Ql和第三PNP三極管QO都會有納安級或者幾十納安級的電流，此時，帶隙基準處于一個穩(wěn)定的并且不正確的工作狀態(tài)。為了避開第三個穩(wěn)定狀態(tài)，在全工作條件和工藝角情況下，正常工作時，啟動電路中的電路往往不能夠完全關閉，即在全工藝條件和工藝角條件下，節(jié)點E的電壓沒有辦法遠小于節(jié)點A的電壓，因此會有幾十納安甚至幾百納安量級的電流流入帶隙基準源的環(huán)路，降低了帶隙基準源的精度。

【發(fā)明內(nèi)容】

[0016]本發(fā)明所要解決的技術問題是提供一種帶隙基準源的啟動電路，能提高帶隙基準源的精度。
[0017]為解決上述技術問題，本發(fā)明提供的帶隙基準源的啟動電路包括:
[0018]由第一 PMOS管和第二 PMOS管組成的對稱的差分對管，所述第一 PMOS管和所述第二 PMOS管的源極連接在一起并和第一電流源連接。
[0019]第三PMOS管，所述第三PMOS管的源極連接所述第一 PMOS管的漏極，所述第三PMOS管的漏極接地，所述第三PMOS管的柵極連接所述第二 PMOS管的漏極。
[0020]第一 NMOS管和第二 NMOS管，所述第一 NMOS管的柵極、所述第二 NMOS管的漏極連接所述第二 PMOS管的漏極，所述第一 NMOS管的源極連接所述第二 NMOS管的柵極，所述第一 NMOS管的漏極連接電源。
[0021]連接成二極管的第一 PNP三極管，所述第一 PNP三極管的發(fā)射極連接所述第二NMOS管的源極，所述第一 PNP三極管的基極和集電極都接地。
[0022]第三NMOS管，所述第三NMOS管的柵極和漏極都連接所述第一 NMOS管的源極；所述第三NMOS管的源極和帶隙基準源相連并通過所述第三NMOS管的源極為所述帶隙基準源的主體電路提供啟動電壓。
[0023]所述第一 PMOS管和所述第二 PMOS管的柵極接入一對由所述帶隙基準源的主體電路提供的控制信號，當所述帶隙基準源的主體電路正常工作時，所述第二 PMOS管的柵極電壓大于所述第一 PMOS管的柵極電壓，所述第一電流源的電流通過所述第一 PMOS管和所述第三PMOS管泄放到地，所述第二 PMOS管截止；當所述帶隙基準源的主體電路未啟動時，所述第二 PMOS管的柵極電壓等于所述第一 PMOS管的柵極電壓，所述第三PMOS管截止，所述第一電流源的電流通過所述第二 PMOS管流入到所述啟動電路中。
[0024]進一步的改進是，帶隙基準源的主體電路包括:
[0025]第二 PNP三極管和第三PNP三極管，所述第三PNP三極管發(fā)射極面積為所述第二PNP三極管發(fā)射極面積的M倍，M大于I ;所述第二 PNP三極管和所述第三PNP三極管的基極和集電極都接地。
[0026]第四PMOS管和第五PMOS管，所述第四PMOS管和所述第五PMOS管的源極都連接電源，所述第四PMOS管和所述第五PMOS管的柵極連接在一起，所述第四PMOS管的漏極連接所述第二 PNP三極管的發(fā)射極，所述第五PMOS管的漏極和第一電阻的第一端相連，所述第一電阻的第二端和所述第三PNP三極管的發(fā)射極相連。
[0027]運算放大器，所述運算放大器的第一輸入端連接所述第二 PNP三極管的發(fā)射極，所述運算放大器的第二輸入端連接所述第一電阻的第一端；所述運算放大器的輸出端相連所述第四PMOS管和所述第五PMOS管的柵極。
[0028]所述啟動電路的所述第三NMOS管的源極連接所述第二 PNP三極管的發(fā)射極。
[0029]所述啟動電路的所述第一 PMOS管的柵極連接所述第一電阻的第二端，所述第二PMOS管的柵極連接所述第一電阻的第一端。
[0030]進一步的改進是，所述帶隙基準源的主體電路還包括:
[0031]第二電阻，連接于第二 PNP三極管的發(fā)射極和地之間。
[0032]第三電阻，連接于所述第一電阻的第一端和地之間。
[0033]第六PMOS管，其源極和電源相連，所述第六PMOS管的柵極和所述第四PMOS管和柵極相連，所述第六PMOS管的漏極通過第四電阻接地，所述第六PMOS管的漏極為基準電壓的輸出端。
[0034]本發(fā)明的啟動電路能夠通過對稱的差分對管的設置，并通過一對由帶隙基準源的主體電路提供的控制信號，能夠在帶隙基準源的主體電路正常工作時，能使第一電流源的電流泄放到地而不會進入到帶隙基準源的主體電路中；當帶隙基準源的主體電路未啟動時，能使第一電流源的電流進入到帶隙基準源的主體電路中進行啟動而不再泄放到地。相對于現(xiàn)有技術本發(fā)明能夠阻止啟動電路的電流源電流在主體電路正常工作過程中進入到主體電路中，所以能夠提聞帶隙基準源的精度。
【專利附圖】

【附圖說明】
[0035]下面結合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0036]圖1是現(xiàn)有帶隙基準源的結構示意圖；
[0037]圖2是本發(fā)明實施例帶隙基準源的結構示意圖。
【具體實施方式】
[0038]如圖2所示，是本發(fā)明實施例帶隙基準源的結構示意圖；本發(fā)明實施例帶隙基準源包括啟動電路I和主體電路2。[0039]所述主體電路2包括:
[0040]第二 PNP三極管Ql和第三PNP三極管Q0，所述第三PNP三極管QO發(fā)射極面積為所述第二 PNP三極管Ql發(fā)射極面積的M倍，M大于I ;所述第二 PNP三極管Ql和所述第三PNP三極管QO的基極和集電極都接地。
[0041]第四PMOS管MPl和第五PMOS管ΜΡ0，所述第四PMOS管MPl和所述第五PMOS管MPO的源極都連接電源，所述第四PMOS管MPl和所述第五PMOS管MPO的柵極連接在一起，所述第四PMOS管MPl的漏極連接所述第二 PNP三極管Ql的發(fā)射極即節(jié)點A，所述第五PMOS管MPO的漏極和第一電阻RO的第一端即節(jié)點B相連，所述第一電阻RO的第二端即節(jié)點C和所述第三PNP三極管QO的發(fā)射極相連；
[0042]運算放大器Al，所述運算放大器Al的第一輸入端連接所述第二 PNP三極管Ql的發(fā)射極，所述運算放大器Al的第二輸入端連接所述第一電阻RO的第一端；所述運算放大器Al的輸出端相連所述第四PMOS管MPl和所述第五PMOS管MPO的柵極。所述運算放大器Al具有輸入失調(diào)電壓Vos。所述運算放大器Al構成一個深度負反饋回路使節(jié)點A和節(jié)點B的電壓在理想狀態(tài)下相等，在有輸入失調(diào)電壓Vos的情況下節(jié)點A和節(jié)點B之間電壓差為輸入失調(diào)電壓Vos。
[0043]第二電阻R1，連接于第二 PNP三極管Ql的發(fā)射極和地之間。第三電阻R2，連接于所述第一電阻RO的第一端和地之間。第二電阻Rl和第三電阻R2的阻值相同。
[0044]第六PMOS管MP2，其源極和電源相連，所述第六PMOS管MP2的柵極和所述第四PMOS管MPl和柵極相連，所述第六PMOS管MP2的漏極通過第四電阻R3接地，所述第六PMOS管MP2的漏極為基準電壓Vref的輸出端。
[0045]所述主體電路2中，第二 PNP三極管Ql的VBE2具有負的溫度系數(shù)，所以流過所述第三電阻R2的電流也具有負的溫度系數(shù)；所述第二 PNP三極管Ql的VBE2和所述第三PNP三極管QO的VBE3的差值Λ VBE和kT/q成正比而具有正的溫度系數(shù)，k為玻爾茲曼常數(shù)，T是絕對溫度，q是電子電荷，故流過所述第一電阻RO的電流也具有正的溫度系數(shù)，流過第五PMOS管MPO支路的電流為所述第一電阻RO的電流和所述第三電阻R2的電流的和，故能使第五PMOS管MPO支路的電流和溫度無關。最后將第五PMOS管MPO支路的電流鏡像到所述第六PMOS管MP2的電流支路中，形成一個和溫度無關的基準電壓Vref，且基準電壓Vref能夠通過所述第四電阻R3的大小進行調(diào)節(jié)。
[0046]所述啟動電路I包括:
[0047]由第一 PMOS管MPA和第二 PMOS管MPB組成的對稱的差分對管，所述第一 PMOS管MPA和所述第二 PMOS管MPB的源極連接在一起并和第一電流源Il連接。
[0048]第三PMOS管MPC，所述第三PMOS管MPC的源極連接所述第一 PMOS管MPA的漏極，所述第三PMOS管MPC的漏極接地。
[0049]第一 NMOS管MNA和第二 NMOS管MNB，所述第三PMOS管MPC的柵極、所述第二 PMOS管MPB的漏極、所述第一 NMOS管MNA的柵極、所述第二 NMOS管MNB的漏極即節(jié)點D相連接。所述第一 NMOS管MNA的源極即節(jié)點E連接所述第二 NMOS管MNB的柵極，所述第一 NMOS管MNA的漏極連接電源。
[0050]連接成二極管的第一 PNP三極管Q2，所述第一 PNP三極管Q2的發(fā)射極連接所述第二 NMOS管MNB的源極即節(jié)點F，所述第一 PNP三極管Q2的基極和集電極都接地。[0051 ] 第三NMOS管MNC，所述第三NMOS管MNC的柵極和漏極都連接所述第一 NMOS管MNA的源極即節(jié)點E ;所述第三NMOS管MNC的源極和帶隙基準源的節(jié)點A相連并通過所述第三NMOS管MNC的源極為所述帶隙基準源提供啟動電壓。
[0052]所述第一 PMOS管MPA和所述第二 PMOS管MPB的柵極接入一對由所述帶隙基準源的主體電路提供的控制信號，本發(fā)明實施例中所述第一 PMOS管MPA的柵極接節(jié)點C，所述第二 PMOS管MPBA的柵極接節(jié)點B，由所述第一電阻RO的兩端的電壓作為所述第一 PMOS管MPA和所述第二 PMOS管MPB的控制信號。當所述帶隙基準源的主體電路正常工作時，所述第五PMOS管MPO中會有微安級的電流并在所述第一電阻RO的兩端產(chǎn)生60mV?120mV的電壓，該電壓會包啟動電路I的輸入到所述主體電路2的電流關掉或泄放到底，即所述第一電流源11的電流通過所述第一 PMOS管MPA和所述第三PMOS管MPC泄放到地，所述第二 PMOS管MPB截止；當所述帶隙基準源的主體電路2未啟動時，所述第一電阻RO的兩端的節(jié)點B和C的電壓相同，即所述第二 PMOS管MPB的柵極電壓等于所述第一 PMOS管MPA的柵極電壓，所述第二 PMOS管MPB導通后會使節(jié)點D的電壓較高而使所述第三PMOS管MPC截止，所述第一電流源Il的電流最后通過所述第二 PMOS管MPB流入到所述啟動電路2中并通過節(jié)點A流入到所述主體電路2中實現(xiàn)所述主體電路2的啟動。由上可知,本發(fā)明實施例能夠阻止啟動電路I的電流源電流Il在主體電路2正常工作過程中進入到主體電路2中，所以能夠提高帶隙基準源的精度。
[0053]以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種帶隙基準源的啟動電路，其特征在于，啟動電路包括: 由第一 PMOS管和第二 PMOS管組成的對稱的差分對管，所述第一 PMOS管和所述第二PMOS管的源極連接在一起并和第一電流源連接； 第三PMOS管，所述第三PMOS管的源極連接所述第一 PMOS管的漏極，所述第三PMOS管的漏極接地，所述第三PMOS管的柵極連接所述第二 PMOS管的漏極； 第一 NMOS管和第二 NMOS管，所述第一 NMOS管的柵極、所述第二 NMOS管的漏極連接所述第二 PMOS管的漏極，所述第一 NMOS管的源極連接所述第二 NMOS管的柵極，所述第一NMOS管的漏極連接電源； 連接成二極管的第一 PNP三極管，所述第一 PNP三極管的發(fā)射極連接所述第二 NMOS管的源極，所述第一 PNP三極管的基極和集電極都接地； 第三NMOS管，所述第三NMOS管的柵極和漏極都連接所述第一 NMOS管的源極；所述第三NMOS管的源極和帶隙基準源相連并通過所述第三NMOS管的源極為所述帶隙基準源的主體電路提供啟動電壓； 所述第一 PMOS管和所述第二 PMOS管的柵極接入一對由所述帶隙基準源的主體電路提供的控制信號，當所述帶隙基準源的主體電路正常工作時，所述第二 PMOS管的柵極電壓大于所述第一 PMOS管的柵極電壓，所述第一電流源的電流通過所述第一 PMOS管和所述第三PMOS管泄放到地，所述第二 PMOS管截止；當所述帶隙基準源的主體電路未啟動時，所述第二 PMOS管的柵極電壓等于所述第一 PMOS管的柵極電壓，所述第三PMOS管截止，所述第一電流源的電流通過所述第二 PMOS管流入到所述啟動電路中。
2.如權利要求1所述的帶隙基準源的啟動電路，其特征在于:帶隙基準源的主體電路包括: 第二 PNP三極管和第三PNP三極管，所述第三PNP三極管發(fā)射極面積為所述第二 PNP三極管發(fā)射極面積的M倍，M大于I ;所述第二 PNP三極管和所述第三PNP三極管的基極和集電極都接地； 第四PMOS管和第五PMOS管，所述第四PMOS管和所述第五PMOS管的源極都連接電源，所述第四PMOS管和所述第五PMOS管的柵極連接在一起，所述第四PMOS管的漏極連接所述第二 PNP三極管的發(fā)射極，所述第五PMOS管的漏極和第一電阻的第一端相連，所述第一電阻的第二端和所述第三PNP三極管的發(fā)射極相連； 運算放大器，所述運算放大器的第一輸入端連接所述第二 PNP三極管的發(fā)射極，所述運算放大器的第二輸入端連接所述第一電阻的第一端；所述運算放大器的輸出端相連所述第四PMOS管和所述第五PMOS管的柵極； 所述啟動電路的所述第三NMOS管的源極連接所述第二 PNP三極管的發(fā)射極； 所述啟動電路的所述第一 PMOS管的柵極連接所述第一電阻的第二端，所述第二 PMOS管的柵極連接所述第一電阻的第一端。
3.如權利要求2所述的帶隙基準源的啟動電路，其特征在于，所述帶隙基準源的主體電路還包括: 第二電阻，連接于第二 PNP三極管的發(fā)射極和地之間； 第三電阻，連接于所述第一電阻的第一端和地之間； 第六PMOS管，其源極和電源相連，所述第六PMOS管的柵極和所述第四PMOS管和柵極相連，所述第六P MOS管的漏極通過第四電阻接地，所述第六PMOS管的漏極為基準電壓的輸出端。
【文檔編號】G05F1/565GK103809648SQ201210454455
【公開日】2014年5月21日 申請日期:2012年11月13日 優(yōu)先權日:2012年11月13日
【發(fā)明者】唐成偉 申請人:上海華虹宏力半導體制造有限公司