專利名稱：保護(hù)電路和控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種保護(hù)電路，特別是關(guān)于可減少漏電流的保護(hù)電路。
背景技術(shù)：
柵極致漏極漏電流(gate induced drain leakage,GIDL)對于互補式金屬氧化物半導(dǎo)體裝置(Complementary Metal-Oxide-Semiconductor,CMOS)是一個重要的問題。柵極致漏極漏電流是一種不導(dǎo)通狀態(tài)(off-state)的電流，在當(dāng)柵極和漏極之間的電位差增大時，柵極致漏極漏電流將變得更明顯，亦即互補式金屬氧化物半導(dǎo)體裝置將虛耗更多電力。

發(fā)明內(nèi)容
為了解決柵極致漏極漏電流的問題，本發(fā)明提供一種保護(hù)電路和控制電路，可降低柵極和漏極之間的電位差，因而降低柵極致漏極漏電流。本發(fā)明提供一種保護(hù)電路，適用于減少漏電流，包括一第一 PMOS晶體管，耦接在一第一電位節(jié)點和一節(jié)點之間，且具有耦接到一輸入節(jié)點的一第一柵極；一第二 PMOS晶體管，耦接在上述節(jié)點和一輸出節(jié)點之間，具有一第二柵極；一第一 NMOS晶體管，耦接在上述輸出節(jié)點和一接地節(jié)點之間，且具有耦接到上述輸入節(jié)點的一第三柵極；以及一第二 NMOS晶體管，耦接在上述輸入節(jié)點和上述第二柵極之間，且具有耦接到一第二電位節(jié)點的一第四柵極，其中，上述接地節(jié)點提供一接地電位，上述第一電位節(jié)點提供一第一電位，上述第二電位節(jié)點提供一第二電位，且上述第一電位、上述第二電位皆高于上述接地電位。另外，本發(fā)明提供一種保護(hù)電路，適用于減少漏電流，包括一第一 PMOS晶體管，耦接在一第一電位節(jié)點和一節(jié)點之間，且具有耦接到一輸入節(jié)點的一第一柵極；一第二PMOS晶體管，耦接在上述節(jié)點和一輸出節(jié)點之間；一第一 NMOS晶體管，耦接在上述輸出節(jié)點和一接地節(jié)點之間，且具有耦接到上述輸入節(jié)點的一第三柵極；一第一反相器，耦接到一第二電位節(jié)點；以及一第二反相器，耦接到上述第二電位節(jié)點，其中，上述輸入節(jié)點經(jīng)由上述第一反相器和上述第二反相器耦接到上述第二 PMOS晶體管的一第二柵極，上述接地節(jié)點提供一接地電位，上述第一電位節(jié)點提供一第一電位，上述第二電位節(jié)點提供一第二電位，且上述第一電位、上述第二電位皆高于上述接地電位。另外，本發(fā)明提供一種控制電路，適用于減少漏電流，包括一第一 PMOS晶體管，耦接在一第一電位節(jié)點和一第一節(jié)點之間，且具有耦接到一第二節(jié)點的一第一柵極；一第二 PMOS晶體管，耦接在上述第一節(jié)點和一第三節(jié)點之間；一第一 NMOS晶體管，耦接在上述第三節(jié)點和一接地節(jié)點之間，且具有耦接到上述第二節(jié)點的一第三柵極；一第二 NMOS晶體管，耦接在上述第二節(jié)點和上述第二 PMOS晶體管的一第二柵極之間，且具有耦接到一第二電位節(jié)點的一第四柵極；一反相器，耦接到上述第一電位節(jié)點，其中一輸入節(jié)點經(jīng)由上述反相器耦接到上述第二節(jié)點；以及一功率柵控驅(qū)動電路，耦接到上述第二電位節(jié)點和上述第三節(jié)點，用以根據(jù)上述輸入節(jié)點接收的一輸入信號產(chǎn)生一第一輸出信號和一第二輸出信號，其中，上述接地節(jié)點提供一接地電位，上述第一電位節(jié)點提供一第一電位，上述第二電位節(jié)點提供一第二電位，且上述第一電位、上述第二電位皆高于上述接地電位。本發(fā)明提供的保護(hù)電路，以及包括保護(hù)電路的控制電路，皆可減少柵極致漏極漏電流，降低了互補式金屬氧化物半導(dǎo)體裝置的電力消耗量，具有節(jié)省電能的好處。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)一步理解，構(gòu)成本申請的一部分，并不構(gòu)成對本發(fā)明的限定。在附圖中圖I繪示本發(fā)明所述保護(hù)電路一實施例的示意圖；圖2繪示本發(fā)明所述電位轉(zhuǎn)換電路一實施例的示意圖；圖3繪示本發(fā)明所述保護(hù)電路另一實施例的示意圖；
圖4繪示本發(fā)明所述控制電路一實施例的示意圖。附圖標(biāo)號100、300 保護(hù)電路；200 電位轉(zhuǎn)換電路；202 泵；204 線性穩(wěn)壓器；301、302、401 反相器；400 控制電路；402 功率柵控驅(qū)動電路；GND 接地節(jié)點；IN、GIN 輸入節(jié)點；M1、M2、M5、M7、M9 PMOS 晶體管；M3、M4、M6、M8、M10、M11、M12 NMOS 晶體管；N1、N2、N3、NA 節(jié)點；NVl 第一電位節(jié)點；NV2 第二電位節(jié)點；OUT、GOUTl、G0UT2 輸出節(jié)點；SI、SGI 輸入信號；SO、SG01、SG02 輸出信號；Vl 第一電位；V2 第二電位；Vss 接地電位；Vdd 外部電位；Vpp 泵電位；Vint 內(nèi)部電位。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，下面結(jié)合附圖對本發(fā)明實施例做進(jìn)一步詳細(xì)說明。在此，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，但并不作為對本發(fā)明的限定。圖I繪示本發(fā)明所述保護(hù)電路100 —實施例的示意圖。保護(hù)電路100可以包括PMOS 晶體管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor)Ml>M2,以及 NMOS 晶體管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)M3、M4。另外，接地節(jié)點GND可以提供接地電位Vss，第一電位節(jié)點NVl可以提供第一電位Vl，第二電位節(jié)點NV2可以提供第二電位V2，其中第一電位Vl、第二電位V2皆高于接地電位 Vss。圖2繪示本發(fā)明所述電位轉(zhuǎn)換電路200 —實施例的示意圖。保護(hù)電路100的外部電位(或稱工作電位)Vdd可以經(jīng)由泵(pump) 202 (或升壓電路)轉(zhuǎn)換為泵電位Vpp;而外部電位Vdd亦可以經(jīng)由線性穩(wěn)壓器(low dropout regulator, LDO) 204 (或降壓電路)轉(zhuǎn)換為內(nèi)部電位Vint。在本發(fā)明較佳的實施例中，第一電位VI等于泵電位Vpp，而第二電位V2等于內(nèi)部電位Vint。第一電位Vl通常高于第二電位V2。在一些實施例中，若接地電位Vss等于0V，則工作電位Vdd可以等于I. 8V，第一電位Vl可以等于3V，而第二電位可以是I. IV或 I. 0V。回到圖I，保護(hù)電路100具有輸入節(jié)點IN和輸出節(jié)點0UT，其中輸入節(jié)點IN用以接收輸入信號SI，而輸出節(jié)點OUT用以產(chǎn)生輸出信號SO。PMOS晶體管Ml包括柵極、源極和漏極，其中柵極電性連接到輸入節(jié)點IN，源極電性連接到第一電位節(jié)點NV1，而漏極電性連接到節(jié)點NI。PMOS晶體管M2包括柵極、源極和漏極，其中源極電性連接到節(jié)點NI，而漏極電性連接到輸出節(jié)點OUT。NMOS晶體管M3包括柵極、源極和漏極，其中柵極電性連接到輸入節(jié)點IN，源極電性連接到接地節(jié)點GND，而漏極電性連接到輸出節(jié)點OUT。NMOS晶體管M4包括柵極、源極和漏極，其中柵極電性連接到第二電位節(jié)點NV2，源極電性連接到輸入節(jié)點IN，而漏極電性連接到PMOS晶體管M2的柵極。值得注意的是，因輸入信號SI可為高電位或低電位，故NMOS晶體管M4的源極和漏極可能會對調(diào)，不一定如圖I中所示。在另一實施例中，第一電位節(jié)點NVl或第二電位節(jié)點NV2亦可以改為提供外部電位Vdd。本發(fā)明的保護(hù)電路100可以降低柵極和漏極之間的電位差，因而降低柵極致漏極漏電流。舉例來說，在保護(hù)電路100中，接地電位Vss等于0V，工作電位Vdd等于I. 8V，第一電位Vl等于3V，第二電位等于I. IV，而PMOS晶體管和NMOS晶體管的臨界電位(thresholdvoltage)都等于0.5V。若輸入信號SI等于第一電位Vl時，節(jié)點NA的電位等于0. 6V(I. IV-0. 5V = 0. 6V)，而節(jié)點 NI 的電位等于 I. IV (I. 1V-0. 5V+0. 5V)。有了 PMOS 晶體管 M2和NMOS晶體管M4以后，PMOS晶體管Ml的柵極和漏極電位差由原來的3V(若無晶體管M2、M4，PM0S晶體管Ml的柵極和漏極電位差應(yīng)為3V-0V = 3V)縮小為I. 9V(3V_1. IV = I. 9V)，因而降低了柵極致漏極漏電流。圖3繪示本發(fā)明所述保護(hù)電路300另一實施例的示意圖。圖3所示的保護(hù)電路300和圖I所示的保護(hù)電路100具相似的功能和結(jié)構(gòu)，其差異是將NMOS晶體管M4取代為耦接到第二電位節(jié)點NV2的反相器301、302，其中輸入節(jié)點IN經(jīng)由反相器301、302耦接到PMOS晶體管M2的柵極。反相器301包括PMOS晶體管M5和NMOS晶體管M6。PMOS晶體管M5包括柵極、源極和漏極，其中柵極電性連接到輸入端il，源極電性連接到第二電位節(jié)點NV2，而漏極電性連接到輸出端ol。NMOS晶體管M6包括柵極、源極和漏極，其中柵極電性連接到輸入端il，源極電性連接到接地節(jié)點GND，而漏極電性連接到輸出端ol。反相器301的輸入端il電性連接到輸入節(jié)點IN，而反相器301的輸出端ol電性連接到反相器302的輸入端
i2。反相器302包括PMOS晶體管M7和NMOS晶體管M8。PMOS晶體管M7包括柵極、源極和漏極，其中柵極電性連接到輸入端i2，源極電性連接到第二電位節(jié)點NV2，而漏極電性連接到輸出端02。NMOS晶體管M8包括柵極、源極和漏極，其中柵極電性連接到輸入端i2，源極電性連接到接地節(jié)點GND，而漏極電性連接到輸出端02。反相器302的輸出端o2電性連接到PMOS晶體管M2的柵極。圖4繪示本發(fā)明所述控制電路40 —實施例的示意圖，說明保護(hù)電路100的其中一種應(yīng)用方式。控制電路400可以包括反相器401、保護(hù)電路100，以及功率柵控驅(qū)動電路(power gating driver circuit)402?？刂齐娐?00具有輸入節(jié)點GIN和輸出節(jié)點G0UT1、G0UT2，其中輸入節(jié)點GIN用以接收輸入信號SGI，而輸出節(jié)點GOUTl、G0UT2分別用以產(chǎn)生輸出信號SG01、SG02?；氐綀D2，控制電路400的外部電位(或稱工作電位)Vdd可以經(jīng)由泵202(或升壓電路)轉(zhuǎn)換為泵電位Vpp ;而控制電路400的外部電位Vdd亦可以經(jīng)由線性穩(wěn)壓器204(或降壓電路)轉(zhuǎn)換為內(nèi)部電位Vint。在本發(fā)明較佳的實施例中，第一電位Vl等于泵電位Vpp，而第二電位V2等于內(nèi)部電位Vint。第一電位Vl通常高于第二電位V2，且第一電位Vl和第二電位V2皆高于接地電位Vss。反相器401包括PMOS晶體管M9和NMOS晶體管M10。PMOS晶體管M9包括柵極、源極和漏極，其中柵極電性連接到輸入節(jié)點GIN，源極電性連接到第一電位節(jié)點NV1，而漏極電性連接到節(jié)點N2。NMOS晶體管MlO包括柵極、源極和漏極，其中柵極電性連接到輸入節(jié)點GIN，源極電性連接到接地節(jié)點GND，而漏極電性連接到節(jié)點N2。保護(hù)電路100的輸入節(jié)點IN電性連接到節(jié)點N2，而保護(hù)電路100的輸出節(jié)點OUT電性連接到節(jié)點N3，其余元件如前所述，不再重復(fù)說明。功率柵控驅(qū)動電路402包括NMOS晶體管Nil、N12。NMOS晶體管Mll包括柵極、源極和漏極，其中柵極電性連接到節(jié)點N3，源極電性連接到輸出節(jié)點G0UT1，而漏極電性連接到第二電位節(jié)點NV2。NMOS晶體管M12包括柵極、源極和漏極，其中柵極電性連接到節(jié)點N3，源極電性連接到接地節(jié)點GND，而漏極電性連接到輸出節(jié)點G0UT2。功率柵控驅(qū)動電路402可以根據(jù)輸入信號SGI產(chǎn)生輸出信號SG01、SG02。舉例來說，若輸入信號SGI等于第一電位VI,則輸出信號SGOl約略等于第二電位V2,而輸出信號SG02約略等于接地電位Vss。若輸入信號SGI等于接地電位Vss，則輸出節(jié)點G0UT1、GOUT浮接(float)，不產(chǎn)生任何輸出信號。本發(fā)明提供的保護(hù)電路，以及包括保護(hù)電路的控制電路，皆可減少柵極致漏極漏電流，降低了互補式金屬氧化物半導(dǎo)體裝置的電力消耗量，具有節(jié)省電能的好處。本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種保護(hù)電路，其特征在于，適用于減少漏電流，包括 一第一 PMOS晶體管，耦接在一第一電位節(jié)點和一節(jié)點之間，且具有耦接到一輸入節(jié)點的一第一柵極； 一第二 PMOS晶體管，耦接在所述節(jié)點和一輸出節(jié)點之間，具有一第二柵極； 一第一 NMOS晶體管，耦接在所述輸出節(jié)點和一接地節(jié)點之間，且具有耦接到所述輸入節(jié)點的一第三柵極；以及 一第二 NMOS晶體管，耦接在所述輸入節(jié)點和所述第二柵極之間，且具有耦接到一第二電位節(jié)點的一第四柵極， 其中，所述接地節(jié)點提供一接地電位，所述第一電位節(jié)點提供一第一電位，所述第二電位節(jié)點提供一第二電位，且所述第一電位、所述第二電位皆高于所述接地電位。
2.如權(quán)利要求I所述的保護(hù)電路，其特征在于，所述輸入節(jié)點用以接收一輸入信號，而所述輸出節(jié)點用以產(chǎn)生一輸出信號。
3.如權(quán)利要求I所述的保護(hù)電路，其特征在于，所述第一電位高于所述第二電位。
4.如權(quán)利要求I所述的保護(hù)電路，其特征在于，一外部電位經(jīng)由一泵轉(zhuǎn)換為所述第一電位。
5.如權(quán)利要求I所述的保護(hù)電路，其特征在于，一外部電位經(jīng)由一線性穩(wěn)壓器轉(zhuǎn)換為所述第二電位。
6.一種保護(hù)電路，其特征在于，適用于減少漏電流，包括 一第一 PMOS晶體管，耦接在一第一電位節(jié)點和一節(jié)點之間，且具有耦接到一輸入節(jié)點的一第一柵極； 一第二 PMOS晶體管，耦接在所述節(jié)點和一輸出節(jié)點之間； 一第一 NMOS晶體管，耦接在所述輸出節(jié)點和一接地節(jié)點之間，且具有耦接到所述輸入節(jié)點的一第三柵極； 一第一反相器，耦接到一第二電位節(jié)點；以及 一第二反相器，耦接到所述第二電位節(jié)點， 其中，所述輸入節(jié)點經(jīng)由所述第一反相器和所述第二反相器耦接到所述第二 PMOS晶體管的一第二柵極，所述接地節(jié)點提供一接地電位，所述第一電位節(jié)點提供一第一電位，所述第二電位節(jié)點提供一第二電位，且所述第一電位、所述第二電位皆高于所述接地電位。
7.如權(quán)利要求6所述的保護(hù)電路，其特征在于，所述輸入節(jié)點用以接收一輸入信號，而所述輸出節(jié)點用以產(chǎn)生一輸出信號。
8.如權(quán)利要求6所述的保護(hù)電路，其特征在于，所述第一電位高于所述第二電位。
9.如權(quán)利要求6所述的保護(hù)電路，其特征在于，一外部電位經(jīng)由一泵轉(zhuǎn)換為所述第一電位。
10.如權(quán)利要求6所述的保護(hù)電路，其特征在于，一外部電位經(jīng)由一線性穩(wěn)壓器轉(zhuǎn)換為所述第二電位。
11.如權(quán)利要求6所述的保護(hù)電路，其特征在于，所述第一反相器包括 一第三PMOS晶體管，耦接在所述第二電位節(jié)點和一第一輸出端之間，且具有耦接到一第一輸入端的一第四柵極；以及 一第二 NMOS晶體管，耦接在所述第一輸出端和所述接地節(jié)點之間，且具有耦接到所述第一輸入端的一第五柵極， 其中所述第一輸入端耦接到所述輸入節(jié)點，而所述第一輸出端耦接到所述第二反相器。
12.如權(quán)利要求6所述的保護(hù)電路，其特征在于，所述第二反相器包括 一第四PMOS晶體管，耦接在所述第二電位節(jié)點和一第二輸出端之間，且具有耦接到一第二輸入端的一第六柵極；以及 一第三NMOS晶體管，耦接在所述第二輸出端和所述接地節(jié)點之間，且具有耦接到所述第二輸入端的一第七柵極， 其中所述第二輸入端耦接到所述第一反相器，而所述第二輸出端耦接到所述第二 PMOS 晶體管的所述第二柵極。
13.—種控制電路，其特征在于，適用于減少漏電流，包括 一第一 PMOS晶體管，耦接在一第一電位節(jié)點和一第一節(jié)點之間，且具有耦接到一第二節(jié)點的一第一柵極； 一第二 PMOS晶體管，耦接在所述第一節(jié)點和一第三節(jié)點之間； 一第一 NMOS晶體管，耦接在所述第三節(jié)點和一接地節(jié)點之間，且具有耦接到所述第二節(jié)點的一第三柵極； 一第二匪OS晶體管，耦接在所述第二節(jié)點和所述第二PMOS晶體管的一第二柵極之間，且具有耦接到一第二電位節(jié)點的一第四柵極； 一反相器，耦接到所述第一電位節(jié)點，其中一輸入節(jié)點經(jīng)由所述反相器耦接到所述第二節(jié)點；以及 一功率柵控驅(qū)動電路，耦接到所述第二電位節(jié)點和所述第三節(jié)點，用以根據(jù)所述輸入節(jié)點接收的一輸入信號產(chǎn)生一第一輸出信號和一第二輸出信號， 其中，所述接地節(jié)點提供一接地電位，所述第一電位節(jié)點提供一第一電位，所述第二電位節(jié)點提供一第二電位，且所述第一電位、所述第二電位皆高于所述接地電位。
14.如權(quán)利要求13所述的控制電路，其特征在于，所述第一電位高于所述第二電位。
15.如權(quán)利要求13所述的控制電路，其特征在于，一外部電位經(jīng)由一泵轉(zhuǎn)換為所述第一電位。
16.如權(quán)利要求13所述的控制電路，其特征在于，一外部電位經(jīng)由一線性穩(wěn)壓器轉(zhuǎn)換為所述第二電位。
17.如權(quán)利要求13所述的控制電路，其特征在于，所述反相器包括 一第三PMOS晶體管，耦接在所述第一電位節(jié)點和所述第二節(jié)點之間，且具有耦接到所述輸入節(jié)點的一第五柵極；以及 一第三NMOS晶體管，耦接在所述第二節(jié)點和所述接地節(jié)點之間，且具有耦接到所述輸入節(jié)點的一第六柵極。
18.如權(quán)利要求13所述的控制電路，其特征在于，所述功率柵控驅(qū)動電路包括 一第四NMOS晶體管，耦接在所述第二電位節(jié)點和一第一輸出節(jié)點之間，且具有耦接到所述第三節(jié)點的一第七柵極；以及 一第五NMOS晶體管，耦接在一第二輸出節(jié)點和所述接地節(jié)點之間，且具有耦接到所述第三節(jié)點的一第八柵極，其中，所述第一輸出節(jié)點和所述第二輸出節(jié)點分別用以產(chǎn)生所述第一輸出信號和所述第二輸出信號。
全文摘要
本發(fā)明公開了一種保護(hù)電路，適用于減少漏電流，包括第一PMOS晶體管、第二PMOS晶體管、第一NMOS晶體管，以及第二NMOS晶體管。第一PMOS晶體管耦接在第一電位節(jié)點和節(jié)點之間，且具有耦接到輸入節(jié)點的第一柵極。第二PMOS晶體管耦接在節(jié)點和輸出節(jié)點之間。第一NMOS晶體管耦接在輸出節(jié)點和接地節(jié)點之間，且具有耦接到輸入節(jié)點的第三柵極。第二NMOS晶體管耦接在輸入節(jié)點和第二PMOS晶體管的第二柵極之間，且具有耦接到第二電位節(jié)點的第四柵極。本發(fā)明提供的保護(hù)電路，以及包括保護(hù)電路的控制電路，皆可減少柵極致漏極漏電流，降低了互補式金屬氧化物半導(dǎo)體裝置的電力消耗量，具有節(jié)省電能的好處。
文檔編號G05F1/613GK102981547SQ20111025821
公開日2013年3月20日 申請日期2011年9月2日 優(yōu)先權(quán)日2011年9月2日
發(fā)明者林哲民 申請人:華邦電子股份有限公司