專利名稱：一種一線控制電路及芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路領(lǐng)域，尤其涉及一種一線控制電路及芯片。
背景技術(shù)：
隨著集成電路功能密集度的不斷提高，芯片內(nèi)部電路內(nèi)需要具有多種功能或性能的變化以滿足不同的應(yīng)用。目前，高集成度的電路都會通過數(shù)據(jù)傳輸，由外部信號來控制內(nèi)部電路的各狀態(tài)位，以實(shí)現(xiàn)電路功能或性能的改變，但這種數(shù)據(jù)傳輸需要遵循特定的總線協(xié)議，如 I2C (Inter Integrated Circuit)總線協(xié)議，SPI (Serial Peripheral interface)協(xié)議等，因此需要多個外部信號端口進(jìn)行數(shù)據(jù)傳輸來實(shí)現(xiàn)內(nèi)部電路狀態(tài)位的控制。
但是，對于小型集成電路而言，僅需要對相對少量的狀態(tài)位對控制內(nèi)部電路，在外圍應(yīng)用環(huán)境簡潔的情況下，如此繁多的外部信號端口使數(shù)據(jù)傳輸協(xié)議變得相對復(fù)雜，另外，對于一顆要求以4、8或16引腳封裝的小電路，在完全滿足電路核心功能和性能的情況下，芯片不可能有足夠的引腳來加入這種傳輸協(xié)議，以至于無法實(shí)現(xiàn)少量引腳封裝的要求，增加IC封裝的成本。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例的目的在于提供一種一線控制電路，旨在解決小型集成電路無法實(shí)現(xiàn)少量引腳封裝，外圍應(yīng)用環(huán)境復(fù)雜，以及封裝成本高的問題。本發(fā)明實(shí)施例是這樣實(shí)現(xiàn)的，一種一線控制電路，封裝于芯片內(nèi)部，所述一線控制電路包括狀態(tài)切換單元，其輸入端為所述芯片一引腳，所述狀態(tài)切換單元對外部邏輯輸入信號進(jìn)行判斷，當(dāng)邏輯輸入信號為快速邏輯信號時(shí)，將所述一線控制電路切換到快速模式，對應(yīng)輸出快速激活信號，當(dāng)邏輯輸入信號為慢速邏輯信號時(shí)，將所述一線控制電路切換到慢速模式，對應(yīng)輸出慢速激活信號；快速單元，其控制端與所述狀態(tài)切換單元的輸出端連接，輸入端與所述狀態(tài)切換單元的輸入端連接，時(shí)鐘信號端與內(nèi)部電路連接，反饋輸出端與所述狀態(tài)切換單元的復(fù)位端連接，所述快速單元在接收到快速激活信號時(shí)被激活，在時(shí)鐘信號的作用下對邏輯輸入信號的快速變化成分作出響應(yīng)，控制多個狀態(tài)位向內(nèi)部電路輸出多比特邏輯信號；以及慢速單元，其控制端與所述狀態(tài)切換單元的輸出端連接，輸入端與所述狀態(tài)切換單元的輸入端連接，所述慢速單元在接收到慢速激活信號時(shí)被激活，對邏輯輸入信號的慢速變化成分作出響應(yīng)，控制單個狀態(tài)位向內(nèi)部電路輸出單比特邏輯信號。本發(fā)明實(shí)施例的另一目的在于提供一種采用上述一線控制電路的芯片。在本發(fā)明實(shí)施例中，通過具有外部引腳的狀態(tài)切換單元接收邏輯輸入信號，激活快速單元或慢速單元，相應(yīng)輸出多比特邏輯信號或者單比特邏輯信號控制內(nèi)部電路的多個狀態(tài)位或者單個狀態(tài)位，實(shí)現(xiàn)一線控制，滿足了少量引腳封裝芯片的要求，簡化了電路的外圍應(yīng)用環(huán)境，降低了封裝成本。


圖I為本發(fā)明一實(shí)施例提供的一線控制電路的總結(jié)構(gòu)圖；圖2為本發(fā)明一實(shí)施例提供的一線控制電路的快速單元和慢速單元的結(jié)構(gòu)示例圖；圖3為本發(fā)明一實(shí)施例提供的狀態(tài)切換單元和快速單元的計(jì)時(shí)模塊的示例電路結(jié)構(gòu)圖；圖4為本發(fā)明一實(shí)施例提供的快速單元的取址模塊的示例電路結(jié)構(gòu)圖；
圖5為本發(fā)明一實(shí)施例提供的快速單元的賦值模塊的示例電路結(jié)構(gòu)圖；圖6為本發(fā)明一實(shí)施例提供的慢速單元的示例電路結(jié)構(gòu)圖；圖7為本發(fā)明一實(shí)施例提供的一線控制電路2個轉(zhuǎn)換周期的邏輯波形時(shí)序圖；圖8為本發(fā)明一實(shí)施例提供的慢速單元工作時(shí)序圖。
具體實(shí)施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實(shí)施例僅通過一個邏輯輸入信號端將邏輯輸入信號轉(zhuǎn)化為多比特邏輯信號或者單比特邏輯信號，實(shí)現(xiàn)快速或慢速控制內(nèi)部電路的狀態(tài)位。圖I示出本發(fā)明實(shí)施例提供的一線控制電路的總結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。作為本發(fā)明一實(shí)施例提供的一線控制電路，封裝于芯片中，該一線控制電路包括狀態(tài)切換單元11，其輸入端為芯片一引腳，狀態(tài)切換單元11對外部邏輯輸入信號進(jìn)行判斷，當(dāng)邏輯輸入信號為快速邏輯信號時(shí)，輸出快速激活信號，將該一線控制電路切換到快速模式，當(dāng)邏輯輸入信號為慢速邏輯信號時(shí)，輸出慢速激活信號，將該一線控制電路切換到慢速模式；快速單元12，其控制端與狀態(tài)切換單元11的輸出端連接，輸入端與狀態(tài)切換單元11的輸入端連接，時(shí)鐘信號端與內(nèi)部電路14連接，反饋輸出端與狀態(tài)切換單元11的復(fù)位端連接，該快速單元12在接收到快速激活信號時(shí)被激活，在時(shí)鐘信號的作用下對邏輯輸入信號的快速變化成分作出響應(yīng)，控制多個狀態(tài)位向內(nèi)部電路14輸出多比特邏輯信號；以及慢速單元13，其控制端與狀態(tài)切換單元11的輸出端連接，輸入端與狀態(tài)切換單元11的輸入端連接，該慢速單元13在接收到慢速激活信號時(shí)被激活，對邏輯輸入信號的慢速變化成分作出響應(yīng)，控制單個狀態(tài)位向內(nèi)部電路14輸出單比特邏輯信號。以下結(jié)合具體實(shí)施例對本發(fā)明的實(shí)現(xiàn)進(jìn)行詳細(xì)說明。圖2示出本發(fā)明實(shí)施例提供的一線控制電路的子模塊結(jié)構(gòu)示例，為了便于說明，僅不出了與本發(fā)明相關(guān)的部分。作為本發(fā)明一實(shí)施例，快速單元12包括根據(jù)時(shí)鐘信號Clock，輸出取址時(shí)間Add_time并向狀態(tài)切換單元11反饋復(fù)位信號Reset的計(jì)時(shí)模塊121，其時(shí)鐘控制端為快速單元12的時(shí)鐘信號端，反饋信號輸出端為快速單元12的反饋輸出端,復(fù)位端為快速單元12的控制端；根據(jù)取址時(shí)間Add_time，輸出有效狀態(tài)位地址Add的取址模塊122，其取址時(shí)間輸入端與計(jì)時(shí)模塊121的取址時(shí)間輸出端連接，時(shí)鐘輸入端為快速單元12的輸入端,使能端為快速單兀12的控制端；在取址時(shí)間Add_time下對有效狀態(tài)位地址Add賦值，將邏輯輸入信號中的快速變化成分轉(zhuǎn)換為多比特邏輯信號的賦值模塊123，其取址時(shí)間輸入端與計(jì)時(shí)模塊121的取址時(shí)間輸出端連接，地址輸入端與取址模塊122的地址輸出端連接，邏輯信號輸入端為快速單元12的輸入端，地址反相輸入端與取址模塊122的次級地址反相輸出端連接。在初始狀態(tài)下，快速單元12處于休眠狀態(tài)，慢速單元13處于激活狀態(tài)，邏輯輸入信號通過慢速單元13轉(zhuǎn)換為單比特邏輯信號輸出，該轉(zhuǎn)換僅對邏輯輸入信號略作延遲處理，并不改變其信號的邏輯狀態(tài)。 直到邏輯輸入信號第一次邏輯狀態(tài)發(fā)生改變時(shí)，即以邏輯輸入信號的下降沿或者上升沿作為觸發(fā)條件，轉(zhuǎn)換周期開始，狀態(tài)切換單元11將一線控制電路切換到快速模式，輸出快速激活信號，快速單元12被激活，同時(shí)，慢速單元13進(jìn)入休眠狀態(tài)，輸出的單比特邏輯信號被維持在休眠前的邏輯狀態(tài)，不再受邏輯輸入信號影響。作為本發(fā)明一實(shí)施例，可以設(shè)定快速激活信號為高電平，則慢速激活信號為低電平；也可以設(shè)定快速激活信號為低電平，則慢速激活信號為高電平。快速單元12被激活后，在時(shí)鐘信號的作用下，由計(jì)時(shí)模塊121開始計(jì)時(shí)，并向取址模塊122和賦值模塊123輸出取址時(shí)間，在該取址時(shí)間內(nèi)，由取址模塊122統(tǒng)計(jì)邏輯輸入信號的上升沿個數(shù)，并將上升沿的個數(shù)作為多比特邏輯信號的狀態(tài)位地址。當(dāng)取址時(shí)間結(jié)束時(shí)，即在賦值點(diǎn)，賦值模塊123將抓取邏輯輸入信號此時(shí)的邏輯狀態(tài)，對多比特邏輯信號中對應(yīng)地址的狀態(tài)位進(jìn)行賦值。完成賦值后，快速單元12保持狀態(tài)位的賦值，進(jìn)入休眠狀態(tài)。狀態(tài)切換單元11將一線控制電路切換到慢速模式，慢速單元13再次進(jìn)入激活狀態(tài)，快速單元12進(jìn)入休眠狀態(tài)，一線控制電路回到初始狀態(tài)，完成一個轉(zhuǎn)換周期。作為本發(fā)明一實(shí)施例，可以以邏輯輸入信號的單個上升沿或多個上升沿作為計(jì)數(shù)條件，也可以以邏輯輸入信號的單個下降沿或多個下降沿作為計(jì)數(shù)條件。在本發(fā)明實(shí)施例中，邏輯輸入信號在轉(zhuǎn)換周期內(nèi)的邏輯變化屬于快速變化成分，由快速單元12響應(yīng)；邏輯輸入信號在轉(zhuǎn)換周期外的邏輯變化屬于慢速變化成分，由慢速單元13響應(yīng)。圖3示出本發(fā)明一實(shí)施例提供的狀態(tài)切換單元和計(jì)時(shí)模塊的示例電路結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。作為本發(fā)明一實(shí)施例，狀態(tài)切換單元11包括倒相器INVO、D觸發(fā)器DFF1、延遲器DelayO以及二極管Diode，倒相器INVO的輸入端為狀態(tài)切換單元11的輸入端，倒相器INVO的輸出端與D觸發(fā)器DFFl的時(shí)鐘輸入端連接，D觸發(fā)器DFFl的數(shù)據(jù)輸入端連接高電平，D觸發(fā)器DFFl的復(fù)位端為狀態(tài)切換單元11的復(fù)位端，D觸發(fā)器DFFl的數(shù)據(jù)輸出端與延遲器DelayO的輸入端連接，延遲器DelayO的輸出端與二極管Diode的陰極連接，連接點(diǎn)為狀態(tài)切換單元11的輸出端，二極管Diode的陽極接地。計(jì)時(shí)模塊121可以為計(jì)數(shù)器，計(jì)數(shù)器的首位數(shù)據(jù)輸入端連接高電平，計(jì)數(shù)器的時(shí)鐘輸入端為計(jì)時(shí)模塊121的時(shí)鐘控制端，計(jì)數(shù)器的復(fù)位端為計(jì)時(shí)模塊121的復(fù)位端，計(jì)數(shù)器的末位數(shù)據(jù)反相輸出端為計(jì)時(shí)模塊121的反饋信號輸出端，計(jì)數(shù)器的次末位數(shù)據(jù)輸出端為計(jì)時(shí)模塊121的取址時(shí)間輸出端。在本發(fā)明實(shí)施例中，以由D觸發(fā)器DFF2、D觸發(fā)器DFF3、D觸發(fā)器DFF4、D觸發(fā)器DFF5構(gòu)成的四位計(jì)數(shù)器為實(shí)現(xiàn)例，進(jìn)行描述，應(yīng)當(dāng)理解，具體實(shí)現(xiàn)時(shí)還可以增加或減少觸發(fā)器的數(shù)量，其連接關(guān)系不再贅述。在本發(fā)明實(shí)施例中，二極管Diode保證電路上電后，激活信號Enable的初始狀態(tài)為O。當(dāng)復(fù)位信號Reset = 1，邏輯輸入信號的第一個下降沿時(shí)觸發(fā)，使激活信號Enable =
Io
作為本發(fā)明一實(shí)施例，可以令Enable = I時(shí)，該激活信號Enable為快速激活信號，令Enable = 0時(shí)，該激活信號Enable為慢速激活信號。Clock為參考時(shí)鐘，可以由內(nèi)部電路中的晶振電路、鎖相環(huán)或者振蕩器等產(chǎn)生。圖4示出本發(fā)明一實(shí)施例提供的取址模塊的示例電路結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。取址模塊122包括計(jì)數(shù)器、倒相器INVl以及或非門NORl，倒相器INVl的輸入端為取址模塊122的取址時(shí)間輸入端，倒相器INVl的輸出端與或非門NORl的一個輸入端連接，或非門NORl的另一個輸入端為取址模塊122的取址時(shí)間輸入端，或非門NORl的輸出端與計(jì)數(shù)器的復(fù)位端連接，計(jì)數(shù)器的首位數(shù)據(jù)輸入端連接高電平，計(jì)數(shù)器的時(shí)鐘輸入端為取址模塊122的時(shí)鐘輸入端，計(jì)數(shù)器的各位數(shù)據(jù)輸出端為取址模塊122的地址輸出端，計(jì)數(shù)器的首位數(shù)據(jù)反相輸出端懸空，次位數(shù)據(jù)反相輸出端輸出地址反向信號AddB。在本發(fā)明實(shí)施例中，地址反相信號Add (N) B、Add (N-I) B. . . AddlB為地址位Add [N:0]的反相信號。在本發(fā)明實(shí)施例中，以由D觸發(fā)器DFF6、D觸發(fā)器DFF7、D觸發(fā)器DFF8、D觸發(fā)器DFF9構(gòu)成的四位計(jì)數(shù)器為實(shí)現(xiàn)例，用來計(jì)算邏輯輸入信號中的上升沿，并輸出四位地址位Add[3:0]，應(yīng)當(dāng)理解，具體實(shí)現(xiàn)時(shí)還可以增加或減少觸發(fā)器的數(shù)量，以適應(yīng)地址位的需要，該地址位Add[3:0]遵循溫度碼編制，用來判斷四個狀態(tài)位地址是否有效。當(dāng)取址時(shí)間Add_time = 0,且激活信號Enable = I時(shí)，計(jì)數(shù)器被激活,取址模塊122開始進(jìn)行取址，計(jì)數(shù)器會根據(jù)邏輯輸入的上升沿個數(shù)，相應(yīng)改變地址位。若只有一個上升沿，地址位Add [3:0] =0001，第一個狀態(tài)位地址有效；若有三個上升沿，地址位Add [3:0]=0111，第三個狀態(tài)位地址有效，同理可推。圖5示出本發(fā)明一實(shí)施例提供的賦值模塊的示例電路結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。賦值模塊123包括D觸發(fā)器DFF10、D觸發(fā)器DFF11、D觸發(fā)器DFF12、D觸發(fā)器DFF13、倒相器INV10、倒相器1附11、倒相器1附12、倒相器1附13、倒相器1附14、三端輸入與非門NAND0、三端輸入與非門NAND1、三端輸入與非門NAND2以及二端輸入與非門NAND4，D觸發(fā)器DFFlO和D觸發(fā)器DFFlI的數(shù)據(jù)輸入端均為賦值模塊123的邏輯信號輸入端，D觸發(fā)器DFF12和D觸發(fā)器DFF13的數(shù)據(jù)輸入端連接并同時(shí)與倒相器INV14的輸出端連接，倒相器INV14的輸入端為賦值模塊123的邏輯信號輸入端，D觸發(fā)器DFF10、D觸發(fā)器DFFlUD觸發(fā)器DFF12和D觸發(fā)器DFF13的復(fù)位端均連接高電平，D觸發(fā)器DFFlO和D觸發(fā)器DFFll的數(shù)據(jù)輸出端分別為賦值模塊123的邏輯信號輸出端輸出多比特邏輯信號RegO、Regl，D觸發(fā)器DFF12和D觸發(fā)器DFF13的數(shù)據(jù)反向輸出端分別為賦值模塊123的邏輯信號輸出端輸出多比特邏輯信號Reg2、Reg3，三端輸入與非門NANDO、三端輸入與非門NANDl、三端輸入與非門NAND2和二端輸入與非門NAND4的兩個輸入端均分別為賦值模塊123的地址輸入端和取址時(shí)間輸入端，三端輸入與非門NANDO、三端輸入與非門NANDl和三端輸入與非門NAND2的另外一輸入端為賦值模塊123的反相地址輸入端,三端輸入與非門NANDO、三端輸入與非門NAND1、三端輸入與非門NAND2和二端輸入與非門NAND3的輸出端分別通過倒相器INV10、倒相器INVlI、倒相器INV12和倒相器INV13與D觸發(fā)器DFF10、D觸發(fā)器DFFlI、D觸發(fā)器DFF12和D觸發(fā)器DFF13的時(shí)鐘輸入端連接。在本發(fā)明實(shí)施例中，D觸發(fā)器DFF10、D觸發(fā)器DFF11、D觸發(fā)器DFF12和D觸發(fā)器DFF13用來為四個狀態(tài)位賦值，在電路上電后，將第2個和第I個狀態(tài)位Reg[1:0]的初始值設(shè)定為“0”，第4個和第3個狀態(tài)位REG[3:2]的初始值設(shè)定為“I”。當(dāng)Add[3:0] = 0001，AddlB = l，Add2B = l，Add3B = I時(shí)，第一個狀態(tài)位地址有效，D觸發(fā)器DFFlO在Add_time的上升沿被觸發(fā)，抓取此時(shí)的邏輯輸入信號的電壓值，對多比特邏輯信號RegO進(jìn)行賦值；當(dāng) Add [3:0] = 0011，AddlB = 0，Add2B = l，Add3B = I，第二個狀態(tài)位地址有效，D 觸發(fā)器·DFFll在AdcLtime的上升沿被觸發(fā)，抓取此時(shí)的邏輯輸入信號的電壓值，對多比特邏輯信號 Regl 進(jìn)行賦值；當(dāng) Add [3:0] = 0111，AddlB = 0，Add2B = 0，Add3B = I 時(shí)，第三個狀態(tài)位地址有效，D觸發(fā)器DFF12在AdcLtime的上升沿被觸發(fā)，抓取當(dāng)時(shí)邏輯輸入信號的電壓的反相值，再次反相后對多比特邏輯信號Reg2進(jìn)行賦值；當(dāng)Add [3:0] = 1111，AddlB = 0，Add2B = 0,Add3B = 0時(shí)，第四個狀態(tài)位地址有效，D觸發(fā)器DFF13在Add_time的上升沿被觸發(fā)，抓取當(dāng)時(shí)邏輯輸入信號的電壓的反相值，再次反相后對多比特邏輯信號Reg3進(jìn)行賦值。圖6示出本發(fā)明一實(shí)施例提供的慢速單元的示例電路結(jié)構(gòu)，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。慢速單元13包括延遲器Delay I、延遲器Delay2、或非門N0R2以及倒相器INV2，延遲器Delayl的輸入端為慢速單元13的輸入端，延遲器Delayl的輸出端與延遲器Delay2的輸入端連接，延遲器Delay2的輸出端與或非門N0R2的一個輸入端連接，或非門N0R2的另一個輸入端為慢速單元13的控制端，或非門N0R2的輸出端與倒相器INV2的輸入端連接，倒相器INV2的輸出端為慢速單元13的輸入端。在本發(fā)明實(shí)施例中，當(dāng)Enable = 0時(shí)，快速單元12處于休眠狀態(tài)，邏輯輸入信號直接傳輸給單比特邏輯輸出；激活信號Enable在邏輯輸入信號的下降沿跳變?yōu)椤癐”時(shí)，快速單元12被激活，慢速單元13休眠，單比特邏輯信號被鎖死在“ I ”，邏輯輸入信號經(jīng)過延遲器Delayl、延遲器Delay2延遲后，令輸出的單比特邏輯信號下降沿和激活信號Enable的上升沿錯開，避免了輸出的單比特邏輯信號產(chǎn)生脈沖毛刺信號。圖7示出本發(fā)明一實(shí)施例提供的一線控制電路2個轉(zhuǎn)換周期的邏輯波形時(shí)序，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。在t0時(shí)刻之前，Enable = 0，一線控制電路的快速單元12處于休眠狀態(tài)，慢速單元13被激活，單比特邏輯輸出信號State等于邏輯輸入信號，但略有一些延遲。當(dāng)邏輯輸入信號的第一個下降沿到來后，經(jīng)過稍許延遲，在t0時(shí)刻，Enable =1，一線控制電路的快速單元12被激活，慢速單元13休眠，此時(shí)一線控制電路進(jìn)入第一轉(zhuǎn)換周期，在該轉(zhuǎn)換周期內(nèi)，快速單元12對邏輯輸入信號作出響應(yīng)，輸出多比特邏輯信號Reg[3:0]，單比特邏輯信號State被鎖定在“ I” ；在本發(fā)明實(shí)施例中，從t0時(shí)刻到tl時(shí)刻為取址時(shí)間Tadd，該取址時(shí)間Tadd在2ms與3ms之間，在該取址時(shí)間Tadd內(nèi)，邏輯輸入信號共有三個上升沿，因此Add [3:0] = 0111，即第三個狀態(tài)位地址有效，tl時(shí)刻為賦值點(diǎn)，賦值模塊123此時(shí)抓取邏輯輸入信號并賦值給第三個狀態(tài)位地址，令多比特邏輯信號Reg2 = O。賦值完成后，復(fù)位信號Reset進(jìn)行跳變，并于短暫延遲后的t2時(shí)刻令Enable復(fù) 位，即Enable = 0，一線控制電路的快速單元12休目民，各相關(guān)模塊均被復(fù)位，狀態(tài)位保持其賦值不變，同時(shí)一線控制器的慢速單元13被激活，輸出較邏輯輸入信號略有延遲的單比特邏信號State。設(shè)置Clock的頻率為f,根據(jù)Add_time前D觸發(fā)器的個數(shù)n,可設(shè)置最小觸發(fā)的時(shí)間為(n_l)/f。在本發(fā)明實(shí)施例中，Clock的頻率為IKHz，最小觸發(fā)的時(shí)間為2ms，于Add_time = I后1ms，狀態(tài)切換模塊11被復(fù)位。在本發(fā)明實(shí)施例中，該t2時(shí)刻為切換點(diǎn)，從t0時(shí)刻到t2時(shí)刻為一個轉(zhuǎn)換周期Twork,該轉(zhuǎn)換周期Twork在3ms與4ms之間。當(dāng)邏輯輸入信號的下降沿再次到來后，經(jīng)過稍許延遲后，在t3時(shí)刻，一線控制電路的快速單元12再次被激活，Enable = I, 一線控制電路進(jìn)入第二轉(zhuǎn)換周期,慢速單元13休眠，同時(shí)單比特邏輯信號被鎖定在“I”。在t3時(shí)刻到t4時(shí)刻這段取址時(shí)間Tadd內(nèi)，邏輯輸入信號只有一個上升沿，因此Add[3:0] = 0001，第一個狀態(tài)位地址有效，t4時(shí)刻為賦值點(diǎn)，賦值模塊123此時(shí)抓取邏輯輸入信號并賦值給第一個狀態(tài)位地址，令多比特邏輯信號RegO =1。在t5時(shí)刻，第二轉(zhuǎn)換周期結(jié)束，一線控制電路的快速單元12休眠，慢速單元13激活，此時(shí)邏輯輸入信號為“0”，單比特邏信號State也隨之跳變?yōu)椤癘”。在本實(shí)施例中，邏輯輸入存在快速變化成分，也存在慢速變化成分。第一個下降沿后，進(jìn)入時(shí)長為Twork的轉(zhuǎn)換周期，邏輯輸入在Twork內(nèi)的信號邏輯變化都屬于快速變化，會對應(yīng)的給出多比特邏輯信號；邏輯輸入在轉(zhuǎn)換周期結(jié)束后，相比轉(zhuǎn)換周期之前的邏輯狀態(tài)，仍存在的邏輯變化，屬于慢速變化，會對應(yīng)的給出單比特邏輯信號，直至再次碰到下降沿進(jìn)入下一個轉(zhuǎn)換周期。圖8示出本發(fā)明一實(shí)施例提供的慢速單元工作時(shí)序，為了便于說明，僅示出了與本發(fā)明相關(guān)的部分。在本發(fā)明實(shí)施例中，邏輯輸入信號的第一個下降沿后，一線控制器快速單元被激活，但由于邏輯輸入信號維持“0”的時(shí)間大于轉(zhuǎn)換周期Twork，因此一線控制器的取址模塊122和賦值模塊123都沒有工作，輸出的多比特邏輯信號Reg[3:0]始終維持原邏輯狀態(tài)不變，等效于一線控制電路快速單元被屏蔽。單比特邏輯信號State在轉(zhuǎn)換周期Twork結(jié)束后跳變?yōu)椤?”;在邏輯輸入跳變?yōu)椤癐”時(shí)，單比特邏輯信號State也跟著跳變成“I”。整個工作過程等效于只有一線控制電路的慢速單元在工作，單比特邏輯輸出跟隨邏輯輸入變化，并且下降沿跳變存在約Twork的延遲。本發(fā)明實(shí)施例提供的一線控制電路可以應(yīng)用于任何系列的一線控制芯片中。在本發(fā)明實(shí)施例中，通過具有外部引腳的狀態(tài)切換單元接收邏輯輸入信號，激活快速單元或慢速單元，相應(yīng)輸出多比特邏輯信號或者單比特邏輯信號控制內(nèi)部電路的多個狀態(tài)位或者單個狀態(tài)位，實(shí)現(xiàn)一線控制，滿足了少量引腳封裝芯片的要求，簡化了電路的外圍應(yīng)用環(huán)境，降低了封裝成本。以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā) 明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.ー種ー線控制電路，封裝于芯片內(nèi)部，其特征在于，所述ー線控制電路包括 狀態(tài)切換単元，其輸入端為所述芯片ー引腳，所述狀態(tài)切換單元對外部邏輯輸入信號進(jìn)行判斷，當(dāng)邏輯輸入信號為快速邏輯信號時(shí)，將所述ー線控制電路切換到快速模式，對應(yīng)輸出快速激活信號，當(dāng)邏輯輸入信號為慢速邏輯信號吋，將所述一線控制電路切換到慢速模式，對應(yīng)輸出慢速激活信號； 快速単元，包括控制端、輸入端、時(shí)鐘信號端以及反饋輸出端，所述控制端與所述狀態(tài)切換單元的輸出端連接，所述輸入端與所述狀態(tài)切換單元的輸入端連接，所述時(shí)鐘信號端與內(nèi)部電路連接，所述反饋輸出端與所述狀態(tài)切換單元的復(fù)位端連接，所述快速單元在接收到快速激活信號時(shí)被激活，在時(shí)鐘信號的作用下對邏輯輸入信號的快速變化成分作出響應(yīng)，控制多個狀態(tài)位向內(nèi)部電路輸出多比特邏輯信號；以及 慢速單元，其控制端與所述狀態(tài)切換單元的輸出端連接，輸入端與所述狀態(tài)切換單元的輸入端連接，所述慢速単元在接收到慢速激活信號時(shí)被激活，對邏輯輸入信號的慢速變化成分作出響應(yīng)，控制單個狀態(tài)位向內(nèi)部電路輸出單比特邏輯信號。
2.如權(quán)利要求I所述的電路，其特征在于，所述狀態(tài)切換單元包括 倒相器INVO、D觸發(fā)器DFF1、延遲器DelayO以及ニ極管Diode ； 所述倒相器INVO的輸入端為所述狀態(tài)切換単元的輸入端，所述倒相器INVO的輸出端與所述D觸發(fā)器DFFl的時(shí)鐘輸入端連接，所述D觸發(fā)器DFFl的數(shù)據(jù)輸入端連接高電平，所述D觸發(fā)器DFFl的復(fù)位端為所述狀態(tài)切換単元的復(fù)位端，所述D觸發(fā)器DFFl的數(shù)據(jù)輸出端與所述延遲器DelayO的輸入端連接，所述延遲器DelayO的輸出端與所述ニ極管Diode的陰極連接，其連接點(diǎn)為所述狀態(tài)切換単元的輸出端，所述ニ極管Diode的陽極接地。
3.如權(quán)利要求I所述的電路，其特征在于，所述快速単元包括 計(jì)時(shí)模塊，用于根據(jù)時(shí)鐘信號，輸出取址時(shí)間并向所述狀態(tài)切換單元反饋復(fù)位信號，所述計(jì)時(shí)模塊的時(shí)鐘控制端為所述快速単元的時(shí)鐘信號端，所述計(jì)時(shí)模塊的反饋信號輸出端為所述快速単元的反饋輸出端，所述計(jì)時(shí)模塊的復(fù)位端為所述快速単元的控制端； 取址模塊，用于根據(jù)取址時(shí)間，輸出有效狀態(tài)位地址，所述取址模塊的取址時(shí)間輸入端與所述計(jì)時(shí)模塊的取址時(shí)間輸出端連接，所述取址模塊的時(shí)鐘輸入端為所述快速単元的輸入端，所述取址模塊的使能端為所述快速単元的控制端； 賦值模塊，用于在取址時(shí)間下對有效狀態(tài)位地址賦值，將邏輯輸入信號中的快速變化成分轉(zhuǎn)換為多比特邏輯信號，所述賦值模塊的取址時(shí)間輸入端與所述計(jì)時(shí)模塊的取址時(shí)間輸出端連接，所述賦值模塊的地址輸入端與所述取址模塊的地址輸出端連接，所述賦值模塊的邏輯信號輸入端為所述快速単元的輸入端，所述賦值模塊的地址反相輸入端與取址模塊122的次級地址反相輸出端連接。
4.如權(quán)利要求I所述的電路，其特征在于，所述慢速単元包括 延遲器DelayUMiI Delay2、或非門N0R2以及倒相器INV2 ； 所述延遲器Delayl的輸入端為所述慢速單元的輸入端，所述延遲器Delayl的輸出端與所述延遲器Delay2的輸入端連接，所述延遲器Delay2的輸出端與所述或非門N0R2的ー個輸入端連接，所述或非門N0R2的另ー個輸入端為所述慢速單元的控制端，所述或非門N0R2的輸出端與所述倒相器INV2的輸入端連接，所述倒相器INV2的輸出端為所述慢速單兀的輸入端。
5.如權(quán)利要求3所述的電路，其特征在于，所述計(jì)時(shí)模塊為計(jì)數(shù)器； 所述計(jì)數(shù)器的首位數(shù)據(jù)輸入端連接高電平； 所述計(jì)數(shù)器的時(shí)鐘輸入端為所述計(jì)時(shí)模塊的時(shí)鐘控制端； 所述計(jì)數(shù)器的復(fù)位端為所述計(jì)時(shí)模塊的復(fù)位端； 所述計(jì)數(shù)器的末位數(shù)據(jù)反相輸出端為所述計(jì)時(shí)模塊的反饋信號輸出端； 所述計(jì)數(shù)器的次末位數(shù)據(jù)輸出端為所述計(jì)時(shí)模塊的取址時(shí)間輸出端。
6.如權(quán)利要求3所述的電路，其特征在于，所述取址模塊包括 計(jì)數(shù)器、倒相器INVl以及或非門NORl ； 所述倒相器INVl的輸入端為所述取址模塊的取址時(shí)間輸入端，所述倒相器INVl的輸出端與所述或非門NORl的ー個輸入端連接，所述或非門NORl的另ー個輸入端為所述取址模塊的取址時(shí)間輸入端，所述或非門NORl的輸出端與所述計(jì)數(shù)器的復(fù)位端連接，所述計(jì)數(shù)器的首位數(shù)據(jù)輸入端連接高電平，所述計(jì)數(shù)器的時(shí)鐘輸入端為所述取址模塊的時(shí)鐘輸入端，所述計(jì)數(shù)器的各位數(shù)據(jù)輸出端為所述取址模塊的地址輸出端，計(jì)數(shù)器的首位數(shù)據(jù)反相輸出端懸空，次位數(shù)據(jù)反相輸出端輸出地址反向信號。
7.如權(quán)利要求3所述的電路，其特征在于，所述賦值模塊包括 D觸發(fā)器DFF10、D觸發(fā)器DFF11、D觸發(fā)器DFF12、D觸發(fā)器DFF13、倒相器INV10、倒相器1附11、倒相器1附12、倒相器1附13、倒相器1附14、三端輸入與非門應(yīng)冊0、三端輸入與非門NANDl、三端輸入與非門NAND2以及ニ端輸入與非門NAND4 ； 所述D觸發(fā)器DFFlO和D觸發(fā)器DFFll的數(shù)據(jù)輸入端均為所述賦值模塊的邏輯信號輸入端，所述D觸發(fā)器DFF12與所述D觸發(fā)器DFF13的數(shù)據(jù)輸入端連接并同時(shí)與所述倒相器INV14的輸出端連接，所述倒相器INV14的輸入端為所述賦值模塊的邏輯信號輸入端，所述D觸發(fā)器DFF10、D觸發(fā)器DFFlUD觸發(fā)器DFF12和述D觸發(fā)器DFF13的復(fù)位端均連接高電平，所述D觸發(fā)器DFFlO和D觸發(fā)器DFFlI的數(shù)據(jù)輸出端分別為所述賦值模塊的邏輯信號輸出端，向內(nèi)部電路輸出多比特邏輯信號RegO、Regl，所述D觸發(fā)器DFF12和D觸發(fā)器DFF13的數(shù)據(jù)反向輸出端分別為所述賦值模塊的邏輯信號輸出端，向內(nèi)部電路輸出多比特邏輯信號Reg2、Reg3，所述三端輸入與非門NAND0、三端輸入與非門NANDl、三端輸入與非門NAND2和ニ端輸入與非門NAND4的兩個輸入端均分別為所述賦值模塊的地址輸入端和所述取址時(shí)間輸入端，所述三端輸入與非門NAND0、三端輸入與非門NANDl和三端輸入與非門NAND2的另外ー輸入端為所述賦值模塊的反相地址輸入端，所述三端輸入與非門NAND0、三端輸入與非門NAND1、三端輸入與非門NAND2和ニ端輸入與非門NAND3的輸出端分別通過所述倒相器INV10、倒相器INVlI、倒相器INV12和倒相器INV13與所述D觸發(fā)器DFF10、D觸發(fā)器DFFlUD觸發(fā)器DFF12和D觸發(fā)器DFF13的時(shí)鐘輸入端連接。
8.一種采用ー線控制電路的芯片，其特征在于，所述芯片的ー線控制電路為權(quán)利要求I至7任一項(xiàng)所述的一線控制電路。
全文摘要
本發(fā)明適用于集成電路領(lǐng)域，提供了一種一線控制電路及芯片，包括其輸入端為所述芯片一引腳的狀態(tài)切換單元、快速單元以及慢速單元，所述狀態(tài)切換單元對外部邏輯輸入信號進(jìn)行判斷，輸出激活信號控制所述快速單元或所述慢速單元激活，控制多個狀態(tài)位向內(nèi)部電路輸出多比特邏輯信號或者控制單個狀態(tài)位向內(nèi)部電路輸出單比特邏輯信號。本發(fā)明通過具有外部引腳的狀態(tài)切換單元接收邏輯輸入信號，激活快速單元或慢速單元，相應(yīng)輸出多比特邏輯信號或者單比特邏輯信號控制內(nèi)部電路的多個狀態(tài)位或者單個狀態(tài)位，實(shí)現(xiàn)一線控制，滿足了少量引腳封裝芯片的要求，簡化了電路的外圍應(yīng)用環(huán)境，降低了封裝成本。
文檔編號G05B19/04GK102692879SQ20111007345
公開日2012年9月26日 申請日期2011年3月25日 優(yōu)先權(quán)日2011年3月25日
發(fā)明者唐曉, 熊江 申請人:炬力集成電路設(shè)計(jì)有限公司