專利名稱：帶隙基準電壓產(chǎn)生電路的制作方法
技術領域：
本實用新型涉及電壓產(chǎn)生電路，尤其是涉及一種帶隙基準電壓產(chǎn)生電路。
背景技術：
模擬電路中需要具有低溫度飄移特性和高電源電壓抑制比的基準電壓產(chǎn)生電路，以提供基準電壓Vref。帶隙基準電壓源憑借低溫度飄移特性和 高電源電壓抑制比的優(yōu)勢在模擬電路及數(shù)?；旌想娐分械玫搅藦V泛的應 用，例如A/D， D/A轉(zhuǎn)換器、存儲器等。帶隙基準電壓產(chǎn)生電路利用具有負溫度特性的PN結(jié)正向?qū)妷汉途?有正溫度特性的兩個PN結(jié)正向?qū)妷翰?，按照一定的比例疊加，兩者的 正負溫度系數(shù)互相抵消，產(chǎn)生具有非常小溫度漂移特性的帶隙基準電壓。 傳統(tǒng)的帶隙基準電壓產(chǎn)生電路產(chǎn)生的電壓為1.25V左右。隨著集成電路工藝 的發(fā)展，工藝特征尺寸不斷降低，器件的可靠性所允許的工作電壓也逐步 降低，以及環(huán)保、便攜式產(chǎn)品的要求也使得系統(tǒng)的工作電壓越來越低。傳 統(tǒng)的帶隙基準電壓產(chǎn)生電路的最小工作電壓不能低于它的輸出電壓1.25V?！豆腆w電路月刊》(Journal of Solid-State Circuits,簡稱JSSC) 1999年5月號 刊登Hironori Banba的論文"ACMOS Bandgap Reference Circuit with Sub-l-V Operation",公開了一種新的帶隙基準電壓產(chǎn)生電路，能夠在1.2V及更低的 電源電壓下產(chǎn)生低溫度漂移特性的基準電壓。如圖1所示，PNP晶體管Tl、 T2基級接地，運算放大器Uab虛短， 兩個輸入端Va、Vb電壓相等，于是在電阻R3上產(chǎn)生與溫度成正比的電流， 在電阻R1、 R2上產(chǎn)生具有負溫度特性的電流。電阻R1、 R2阻值相等， 所以電阻Rl上通過的電流和電阻R2上通過的電流相等。由于電流鏡作用， 分別通過PMOS晶體管P1、 P2、 P3的電流Il、 12、 13相等，分別通過PNP 晶體管T1、 T2的電流也相等。調(diào)節(jié)電阻R2、 R3到合適的阻值，使通過 電阻R2電流的負溫度特性和通過電阻R3電流的正溫度特性相互抵消，產(chǎn) 生一個低溫度特性的電流I2，該電流鏡像到電阻R4，在電阻R4上產(chǎn)生具 有低溫度漂移特性的參考電壓Vref。電阻R4選取不同阻值，輸出參考電 壓也不同，因此產(chǎn)生較低輸出電壓的基準電壓。正常工作時，PMOS晶體管Pl、 P2、 P3工作在飽和區(qū)域，通過他們的漏源電壓降很小，因此這樣 的電路結(jié)構(gòu)不受傳統(tǒng)帶隙基準電壓的限制，可以工作在低于1.2V的電源電 壓下。但是圖1的電路結(jié)構(gòu)存在一些缺陷。首先電路中采用的基本電流鏡結(jié) 構(gòu)，電流源輸出阻抗較低，在輸出參考電壓Vref與運算放大器Uab兩個輸 入端Va、 Vb電壓不一致的情況下，PMOS晶體管P3的漏源電壓與PMOS 晶體管Pl、 P2的漏源電壓不同，受溝道長度調(diào)制效應影響造成電流鏡不 匹配，因此輸出電壓Vref的值受到限制且較易受到電源電壓波動的影響。 而且，運算放大器Uab兩個輸入端Va、 Vb的電壓為PN結(jié)正向?qū)妷海?約為0.65V，并通過電阻R1、 R2接地。這樣通過電阻R1、 R2的電流大小 取決于它們的電阻值，而出于低功耗的考慮電阻R1、 R2需要較大的阻值。 Hironori Banba在其論文中給出了電阻值Rl=R2=2063kQ, R3=393ka R4=884kQ。集成電路工藝中制造這樣的電阻將占用較大的芯片面積，比較 電路中其他單元的面積，整個帶隙基準電壓產(chǎn)生電路的芯片面積的一半以 上由這四個電阻的阻值總和所決定。 發(fā)明內(nèi)容本實用新型所要解決的技術問題是彌補上述缺陷，提出一種帶隙基準 電壓產(chǎn)生電路。本實用新型的技術問題通過以下技術方案予以解決。這種帶隙基準電壓產(chǎn)生電路，包括具有至少三個電流通路的電流鏡電 路、反饋控制電路；所述電流鏡電路的第一電流通路包括串聯(lián)的第一MOS 晶體管、第一雙極型晶體管以及與第一雙極型晶體管并聯(lián)的第一電阻，第 二電流通路包括依次串聯(lián)的第二 MOS晶體管、第三電阻、第二雙極型晶 體管網(wǎng)絡以及與第三電阻、第二雙極型晶體管網(wǎng)絡并聯(lián)的第二電阻，第三 電流通路包括串聯(lián)的第三MOS晶體管和第四電阻；所述反饋控制電路的 輸出端與第一 MOS晶體管、第二 MOS晶體管和第三MOS晶體管的柵極 連接，反饋控制電路的輸入端與第一MOS晶體管和第二MOS晶體管的漏 極分別連接。這種帶隙基準電壓產(chǎn)生電路的特點在于還包括第五電阻，所述第五 電阻與第一電阻、第二電阻構(gòu)成T型電阻網(wǎng)絡，第五電阻、第一電阻和第 二電阻的一端部連接在一起，第一電阻的另一端部與第一雙極型晶體管的輸入端連接，第二電阻的另一端部與第三電阻的輸入端連接。這種帶隙基準電壓產(chǎn)生電路還包括第四MOS晶體管、第五MOS晶體 管、第六MOS晶體管，所述第一 MOS晶體管通過第四MOS晶體管的漏 源端與第一雙極型晶體管的輸入端連接，所述第二 MOS晶體管通過第五 MOS晶體管的漏源端與第三電阻連接，所述第三MOS晶體管通過第六 MOS晶體管的漏源端與第四電阻連接;所述反饋控制電路的輸入端與第四 MOS晶體管和第五MOS晶體管的漏極分別連接。所述第一 MOS晶體管至第六MOS晶體管為PMOS晶體管。 所述第一雙極型晶體管為PNP型晶體管，所述第二雙極型晶體管網(wǎng)絡 由一個以上并行連接的PNP型晶體管組成。所述反饋控制電路的輸入端與第一電阻的中部接點和第二電阻的中部 接點分別連接。所述第四電阻為可調(diào)電阻。 本實用新型與現(xiàn)有技術對比的有益效果是采用第一電阻、第二電阻和第五電阻組成的T型無源電阻網(wǎng)絡代替了 原有的獨立漏端電阻，減少了總的電阻阻值，因而與現(xiàn)有電路相比電阻所 占的芯片面積顯著減少。采用共源共柵的電流鏡結(jié)構(gòu)，在每個電流鏡分支增加了一個PMOS晶 體管，電流源輸出阻抗顯著增大，溝道長度調(diào)制效應的影響減少，輸出的 基準電壓對電源電壓的敏感度降低。采用將反饋控制電路的輸入端連接在第一電阻和第二電阻的中部接點 的結(jié)構(gòu)，通過電阻的分壓，降低反饋控制電路的輸入電平，使得設計選擇 更加靈活。本實用新型可以在低于1.2V的電源電壓下以很低的功耗提供穩(wěn)定的 基準電壓。


圖1是現(xiàn)有的帶隙基準電壓產(chǎn)生電路圖； 圖2是本實用新型具體實施方式
一的電路圖； 圖3是本實用新型具體實施方式
二的電路圖； 圖4是本實用新型具體實施方式
三的電路圖。
具體實施方式
具體實施方式
一如圖2所示的低工作電壓帶隙基準電壓產(chǎn)生電路，包括具有三個電流 通路的電流鏡電路、反饋控制電路。電流鏡電路的第一電流通路包括串聯(lián)的第一 PMOS晶體管Pl、第一 PNP晶體管Tl以及與第一雙極型晶體管Tl并聯(lián)的第一電阻Rl、第五電 阻R5，第二電流通路包括依次串聯(lián)的第二 PMOS晶體管P2、第三電阻R3、 第二PNP晶體管并行網(wǎng)絡T2以及與第三電阻R3、第二雙極型晶體管網(wǎng)絡 T2并聯(lián)的第二電阻R2、第五電阻R5，第三電流通路包括串聯(lián)的第三PMOS 晶體管P3和第四電阻R4;其中第二 PNP晶體管并行網(wǎng)絡T2由若干電流 密度不同的并行連接的PNP型晶體管組成。第一 PMOS晶體管Pl、第二 PMOS晶體管P2、第三PMOS晶體管P3的源端連接電源，柵極連接運算 放大器Uab輸出端，第一 PMOS晶體管Pl漏端連接運算放大器Uab的反 向輸入端Va和第一PNP晶體管Tl的發(fā)射極以及第一電阻器R1的第一端。 第二 PMOS晶體管P2漏端連接運算放大器Uab的正向輸入端Vb、第二電 阻器R2的第一端及第三電阻器R3的第一端。第三電阻器R3的第二端連 接第二 PNP晶體管并行網(wǎng)絡T2的發(fā)射極。第一 PNP晶體管Tl、第二 PNP 晶體管并行網(wǎng)絡T2的基極及集電極均接地。第五電阻器R5的第一端連接 第一電阻器Rl第二端及第二電阻器R2第二端，第五電阻器R5的第二端 接地。第一電阻器R1、第二電阻器R2、第五電阻器R5構(gòu)成T型電阻網(wǎng) 絡。第三PMOS晶體管P6漏端連接第四電阻器R4第一端作為基準電壓 Vref輸出端。第四電阻器R4第二端接地。第一PNP晶體管T1、第二 PNP 晶體管并行網(wǎng)絡T2的基極和集電極接地，其作用等效于PN結(jié)二極管。反饋控制電路包括一個雙端輸入單端輸出運算放大器Uab。運算放大 器Uab正負兩個輸入端分別連接第二 PMOS晶體管P2、第一 PMOS晶體 管Pl的漏端，輸出端連接第一 PMOS晶體管Pl、第二 PMOS晶體管P2、 第三PMOS晶體管P3的柵極，形成閉環(huán)回路。運算放大器Uab兩個輸入端Va、 Vb電壓相等，通過第三電阻R3的 電壓降為不同電流密度的PN結(jié)正向?qū)妷翰?，因此通過第三電阻器R3 的電流Ib2與絕對溫度成正比，具有正溫度特性。運算放大器Uab兩個輸 入端Va、 Vb處的電壓為PN結(jié)正向?qū)妷?，因此通過T型電阻網(wǎng)絡的 電流Ic具有負溫度特性。電流Ial-Ibl-Ic/2，所以通過第二電阻R2的電流Ibl也具有負的溫度特性。電阻R1、 R2、 R3、 R5選擇合適的電阻值，可 以使得通過第三電阻器R3的電流Ib2與與通過第二電阻R2的電流Ibl的 電流正負溫度系數(shù)相互抵消，流過PMOS晶體管P2的電流I2=Ibl+Ib2就 具有很低的溫度系數(shù)。它通過共源共柵電流鏡鏡向到電阻R4，在其上產(chǎn)生 穩(wěn)定的基準電壓Vref。在圖2的電路中為達到圖1電路的性能，通過T型電阻網(wǎng)絡中第一電 阻Rl、第二電阻R2的電流Ial、 Ibl應與圖1電路中通過對應漏端電阻 Rl、 R2的電流相等。由于圖2電路中通過第五電阻R5的電流為圖1中通 過電阻R1、 R2的電流之和，這樣，通過第五電阻R5的電流增大后，其阻 值就可以比圖1中電阻R1或R2的阻值降低。因此相應地，圖2中的電阻 Rl、 R2、 R5阻值之和相對圖1中的電阻R1、 R2阻值之和就可以大幅度 的降低。為滿足電阻R1， R2足夠大的阻值對Va、 Vb起隔離作用，取電 阻Rl=R2=50ka電阻R5=1000kQ，電阻R3=393kQ，電阻R4=884kQ， 電阻R3、 R4的阻值沿用Hironori Banba論文中相應電阻的阻值。實際電 路中這些電阻的阻值可以根據(jù)需要略作調(diào)整，以滿足電路的要求。因此， 電阻R1、 R2、 R3、 R4、 R5總的電阻值為2.4MQ左右，相比HironoriBanba 論文中給出的阻值之和5.4MQ減少了近60%，也就是電阻所占用的芯片面 積減少近60%。
具體實施方式
二如圖3所示的低工作電壓帶隙基準電壓產(chǎn)生電路，包括具有三個電流 通路的電流鏡電路、反饋控制電路。其與具體實施方式
一不同之處在于， 在電流鏡電路的每個電流通路上增加了一個PMOS晶體管。電流鏡電路包括第一 PMOS晶體管Pl、第二 PMOS晶體管P2、第三 PMOS晶體管P3、第四PMOS晶體管P4、第五PMOS晶體管P5、第六 PMOS晶體管P6、第一 PNP晶體管Tl、第二 PNP晶體管并行網(wǎng)絡T2、 第一電阻器R1、第二電阻器R2、第三電阻器R3、第四電阻器R4、第五 電阻器R5。其中第二 PNP晶體管并行網(wǎng)絡T2由若干電流密度不同的并行 連接的PNP型晶體管組成。第一 PMOS晶體管Pl、第二 PMOS晶體管P2、 第三PMOS晶體管P3的源端連接電源，柵極連接運算放大器Uab輸出端， 漏端分別連接第四PMOS晶體管P4、第五PMOS晶體管P5、第六PMOS 晶體管P6的源端，形成三組共源共柵結(jié)構(gòu)。第四PMOS晶體管P4、第五 PMOS晶—體管P5、第六PMOS晶體管P6的柵極連接到同樣的偏置。第四PMOS晶體管P4漏端連接運算放大器Uab的反向輸入端Va和第一 PNP 晶體管T1的發(fā)射極以及第一電阻器R1的第一端。第五PMOS晶體管P5 漏端連接運算放大器Uab的正向輸入端Vb、第二電阻器R2的第一端及第 三電阻器R3的第一端。第三電阻器R3的第二端連接第二 PNP晶體管并 行網(wǎng)絡T2的發(fā)射極。第一PNP晶體管T1、第二PNP晶體管并行網(wǎng)絡T2 的基極及集電極均接地。第五電阻器R5的第一端連接第一電阻器Rl第二 端及第二電阻器R2第二端，第五電阻器R5的第二端接地。第一電阻器 Rl、第二電阻器R2、第五電阻器R5構(gòu)成T型電阻網(wǎng)絡。第六PMOS晶 體管P6漏端連接第四電阻器R4第一端作為基準電壓Vref輸出端。第四電 阻器R4第二端接地。六只PMOS晶體管被合適的偏置。PNP晶體管Tl 、 PNP晶體管并行網(wǎng)絡T2的基極和集電極接地，其作用等效于PN結(jié)二極管。反饋控制電路包括一個雙端輸入單端輸出運算放大器Uab。運算放大 器Uab正負兩個輸入端分別連接第五PMOS晶體管P5、第四PMOS晶體 管P4的漏端，輸出端連接第一PMOS晶體管Pl、第二PMOS晶體管P2、 第三PMOS晶體管P3的柵極，形成閉環(huán)回路。運算放大器Uab兩個輸入端Va、 Vb電壓相等，通過第三電阻R3的 電壓降為不同電流密度的PN結(jié)正向?qū)妷翰睿虼送ㄟ^第三電阻器R3 的電流Ib2與絕對溫度成正比，具有正溫度特性。運算放大器Uab兩個輸 入端Va、 Vb處的電壓為PN結(jié)正向?qū)妷海虼送ㄟ^T型電阻網(wǎng)絡的 電流Ic具有負溫度特性。電流Iahlb—Ic/2，所以通過第二電阻R2的電流 Ibl也具有負的溫度特性。電阻R1、 R2、 R3、 R5選擇合適的電阻值，可 以使得通過第三電阻器R3的電流Ib2與與通過第二電阻R2的電流Ibl的 電流正負溫度系數(shù)相互抵消，流過PMOS晶體管P2、 P5的電流I2=Ibl+Ib2 就具有很低的溫度系數(shù)。它通過共源共柵電流鏡鏡向到電阻R4，在其上產(chǎn) 生穩(wěn)定的基準電壓Vref。如同具體實施方式
一，在圖3的電路中為達到圖1電路的性能，通過 T型電阻網(wǎng)絡中第一電阻R1、第二電阻R2的電流Ial、 Ibl應與圖l電路 中通過對應漏端電阻R1、 R2的電流相等。由于圖2電路中ii過第五電阻 R5的電流為圖1中通過電阻R1、 R2的電流之和，這樣，通過第五電阻 R5的電流增大后，其阻值就可以比圖1中電阻Rl或R2的阻值降低。因 此相應地，圖2中的電阻Rl、 R2、 R5阻值之和相對圖1中的電阻Rl、 R2阻值之和就可以大幅度的降低。為滿足電阻Rl， R2足夠大的阻值對Va、 Vb起隔離作用，取電阻Rl=R2=50kQ，電阻R5=1000kD，電阻 R3=393kQ,電阻R4-884kQ，電阻R3、 R4的阻值沿用Hironori Banba論文中相應電阻的阻值。實際電路中這些電阻的阻值可以根據(jù)需要略作調(diào)整， 以滿足電路的要求。因此，電阻R1、 R2、 R3、 R4、 R5總的電阻值為2.4MQ 左右，相比Hironori Banba論文中給出的阻值之和5.4MQ減少了近60%， 也就是電阻所占用的芯片面積減少近60%。以上所述的帶隙基準電壓產(chǎn)生電路包括的T型無源電阻網(wǎng)絡代替了原 有的獨立漏端電阻?？偟碾娮枳柚当仍械碾娐方Y(jié)構(gòu)顯著的減少，因而與 原有電路相比電阻所占的芯片面積顯著減少。同時由于采用共源共柵的電 流鏡結(jié)構(gòu)，并在每個電流鏡分支增加了一個PMOS晶體管，電流源輸出阻 抗顯著增大，溝道長度調(diào)制效應的影響減少，輸出的基準電壓對電源電壓 的敏感度降低。這樣的電路結(jié)構(gòu)可以工作在1.2V的電源電壓下，具有很低 的功耗，擁有更強的抗電源干擾能力和良好的基準電壓輸出穩(wěn)定性。
具體實施方式
三如圖4所示的低工作電壓帶隙基準電壓產(chǎn)生電路，包括具有三個電流 通路的電流鏡電路、反饋控制電路。其與具體實施方式
一不同之處在于， 第一電阻R1和第二電阻R2各分為兩部分。第一電阻R1拆分為電阻Rla 和電阻Rlb，電阻Rla和電阻Rlb的連接處與運算放大器Uab'的負輸入端 Va連接。第二電阻R2拆分為電阻R2a和電阻R2b，電阻R2a和電阻R2b 的連接處與運算放大器Uab的正輸入端Vb連接。上述電阻阻值Rla-R2a， Rlb=R2b，電壓Vb=Va，因此通過Rla、 Rib 的電流Ial與通過R2a、 R2b的電流Ibl相等，基準電壓產(chǎn)生過程同具體實 施方式一。將反饋控制電路的運算放大器Uab的正、負輸入端連接在第一電阻 R1和第二電阻R2的中部接點，通過電阻的分壓，可以降低運算放大器的 輸入共模電平，使得設計選擇更加靈活。以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本實用新型所作的進一步詳細 說明，不能認定本實用新型的具體實施只局限于這些說明。對于本實用新 型所屬技術領域的普通技術人員來說，在不脫離本實用新型構(gòu)思的前提下， 還可以做出若干簡單推演或替換，都應當視為屬于本實用新型的保護范圍。
權利要求1.一種帶隙基準電壓產(chǎn)生電路，包括具有至少三個電流通路的電流鏡電路、反饋控制電路；所述電流鏡電路的第一電流通路包括串聯(lián)的第一MOS晶體管、第一雙極型晶體管以及與第一雙極型晶體管并聯(lián)的第一電阻，第二電流通路包括依次串聯(lián)的第二MOS晶體管、第三電阻、第二雙極型晶體管網(wǎng)絡以及與第三電阻、第二雙極型晶體管網(wǎng)絡并聯(lián)的第二電阻，第三電流通路包括串聯(lián)的第三MOS晶體管和第四電阻；所述反饋控制電路的輸出端與第一MOS晶體管、第二MOS晶體管和第三MOS晶體管的柵極連接，反饋控制電路的輸入端與第一MOS晶體管和第二MOS晶體管的漏極分別連接；其特征在于還包括第五電阻，所述第五電阻與第一電阻、第二電阻構(gòu)成T型電阻網(wǎng)絡，第五電阻、第一電阻和第二電阻的一端部連接在一起，第一電阻的另一端部與第一雙極型晶體管的輸入端連接，第二電阻的另一端部與第三電阻的輸入端連接。
2. 如權利要求1所述的帶隙基準電壓產(chǎn)生電路，其特征在于 還包括第四MOS晶體管、第五MOS晶體管、第六MOS晶體管，所述第一MOS晶體管通過第四MOS晶體管的漏源端與第一雙極型晶體管的 輸入端連接，所述第二 MOS晶體管通過第五MOS晶體管的漏源端與第三 電阻連接，所述第三MOS晶體管通過第六MOS晶體管的漏源端與第四電 阻連接；所述反饋控制電路的輸入端與第四MOS晶體管和第五MOS晶體 管的漏極分別連接。
3. 如權利要求2所述的帶隙基準電壓產(chǎn)生電路，其特征在于-所述第一 MOS晶體管至第六MOS晶體管為PMOS晶體管。
4. 如權利要求2所述的帶隙基準電壓產(chǎn)生電路，其特征在于所述第一雙極型晶體管為PNP型晶體管，所述第二雙極型晶體管網(wǎng)絡 由一個以上并行連接的PNP型晶體管組成。
5. 如權利要求2所述的帶隙基準電壓產(chǎn)生電路，其特征在于所述反饋控制電路的輸入端與第一電阻的中部接點和第二電阻的中部 接點分別連接。
6. 如權利要求1至5中任意一項所述的帶隙基準電壓產(chǎn)生電路，其特征在于所述第四電阻為可調(diào)電阻。
專利摘要本實用新型公告了一種帶隙基準電壓產(chǎn)生電路，包括具有三個電流通路的電流鏡電路和反饋控制電路。電流鏡電路的每個電流通路包括兩個漏源端串聯(lián)的PMOS晶體管。增設第五電阻，其與第一電流通路的漏端電阻、第二電流通路的漏端電阻構(gòu)成T型無源電阻網(wǎng)絡。采用T型無源電阻網(wǎng)絡代替了原有的獨立漏端電阻，減少了總的電阻阻值及電阻所占的芯片面積。采用共源共柵的電流鏡結(jié)構(gòu)，在每個電流鏡分支增加了一個PMOS晶體管，電流源輸出阻抗顯著增大，溝道長度調(diào)制效應的影響減少，輸出的基準電壓對電源電壓的敏感度降低。還降低反饋控制電路的輸入電平，使得設計選擇更加靈活?？梢栽诘陀?.2V的電源電壓下以很低的功耗提供穩(wěn)定的基準電壓。
文檔編號G05F3/24GK201097251SQ20072017223
公開日2008年8月6日 申請日期2007年9月29日 優(yōu)先權日2007年9月29日
發(fā)明者付璟軍, 欣 張, 齊良頡 申請人:比亞迪股份有限公司