專利名稱：同步半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一種涉及半導(dǎo)體存儲(chǔ)器件，特別涉及與外部時(shí)鐘信號(hào)同步地接收外部輸入信號(hào)的同步半導(dǎo)體存儲(chǔ)器件。
許多種包含常規(guī)的同步半導(dǎo)體存儲(chǔ)器件的集成電路受到各種各樣的測(cè)試。一種可靠性測(cè)試是加速(老化)測(cè)試。老化測(cè)試一般是在處于“管芯”形式的器件被安裝在一封裝內(nèi)之后執(zhí)行的。為了減少進(jìn)行老化測(cè)試所需的時(shí)間，現(xiàn)在已知可以并聯(lián)測(cè)試多個(gè)半導(dǎo)體存儲(chǔ)器件。但是不幸的是，由于多個(gè)并聯(lián)器件所表現(xiàn)出的高負(fù)載，使得施加到器件上的測(cè)試信號(hào)具有相對(duì)低的頻率。由于同步半導(dǎo)體存儲(chǔ)器件的測(cè)試需要相對(duì)較長(zhǎng)的時(shí)間來(lái)訪問(wèn)存儲(chǔ)單元，因此，同步存儲(chǔ)器件的并聯(lián)測(cè)試比異步半導(dǎo)體存儲(chǔ)器件的測(cè)試具有更多的問(wèn)題。這需要更長(zhǎng)的測(cè)試時(shí)間。
現(xiàn)在參照?qǐng)D6，圖中示出說(shuō)明一種常規(guī)同步半導(dǎo)體存儲(chǔ)器件的示意圖。同步半導(dǎo)體存儲(chǔ)器件的部分由總的附圖標(biāo)記600表示，其中包括多個(gè)控制輸入接收器602-A至602-D，其中每個(gè)接收相應(yīng)的控制信號(hào)(圖示中為RASB、CASB、WEB和ADD)?？刂戚斎虢邮掌?602-A至602-D)響應(yīng)各種控制信號(hào)(RASB、CASB、WEB和ADD)把相應(yīng)的內(nèi)部信號(hào)施加到方式寄存器設(shè)置電路604。該方式寄存器設(shè)置電路604可以根據(jù)預(yù)定的一組內(nèi)部信號(hào)產(chǎn)生一測(cè)試方式啟動(dòng)信號(hào)(TEST_MODE)。
圖6中還示出一時(shí)鐘信號(hào)輸入接收器606和一選擇信號(hào)輸入接收器608。當(dāng)所示的選擇信號(hào)輸入接收器608接收一選擇信號(hào)CSB時(shí)，所示的時(shí)鐘信號(hào)輸入接收器606接收一時(shí)鐘信號(hào)CLK。時(shí)鐘信號(hào)輸入接收器606的輸出被施加到一個(gè)產(chǎn)生內(nèi)部時(shí)鐘信號(hào)ICLK的脈沖發(fā)生電路610。選擇輸入接收器608的輸出被施加到另一個(gè)脈沖發(fā)生電路612以產(chǎn)生一內(nèi)部選擇信號(hào)CSCLK。選擇輸入接收器608的輸出也作為輸入信號(hào)施加到“或”門614?！盎颉遍T614也接收TEST_MODE信號(hào)作為另一個(gè)輸入信號(hào)。
脈沖發(fā)生電路612也接收TEST_MODE信號(hào)。在圖6所示的特定方案中，TEST_MODE信號(hào)使脈沖發(fā)生電路612啟動(dòng)。
脈沖發(fā)生電路610和612的輸出(ICLK和CSCLK信號(hào))被作為輸入信號(hào)施加到“或”門618上。“或”門618的輸出是另一個(gè)時(shí)鐘信號(hào)ICLK′。ICLK′信號(hào)被施加到方式寄存器設(shè)置電路604以及其它內(nèi)部電路616。
當(dāng)進(jìn)入一種測(cè)試方式(TEST_MODE信號(hào)被啟動(dòng))時(shí)，ICLK′信號(hào)由升為高電平的CLK信號(hào)和升為高電平的CSB信號(hào)所產(chǎn)生。第一ICLK脈沖由脈沖發(fā)生電路610所產(chǎn)生。第二CSCLK脈沖由脈沖發(fā)生電路612所產(chǎn)生。一“或”門把這兩種脈沖合并產(chǎn)生一個(gè)ICLK′信號(hào)，該信號(hào)的頻率是存儲(chǔ)器測(cè)試儀的頻率的兩倍(它是在老化過(guò)程中所施加到的CLK信號(hào)的頻率的兩倍)。按此種方式，可以為這些電路產(chǎn)生一個(gè)ICLK′信號(hào)，而這些電路在非測(cè)試方式中接收ICLK信號(hào)。這樣可以進(jìn)行更快的測(cè)試，從而克服常規(guī)并聯(lián)測(cè)試方式所造成的測(cè)試緩慢的問(wèn)題。
請(qǐng)注意，在非測(cè)試方式中(TEST_MODE信號(hào)未啟動(dòng))，由于脈沖發(fā)生電路612將被禁止，則ICLK′信號(hào)包括與CLK同步產(chǎn)生的脈沖。然后ICLK信號(hào)施加到內(nèi)部電路616和方式寄存器設(shè)置電路604以控制這種電路的時(shí)序。
盡管圖6中和常規(guī)方法能夠產(chǎn)生具有比外部施加的時(shí)鐘信號(hào)CLK更快的頻率的內(nèi)部時(shí)鐘信號(hào)ICLK′，但是這種方案具有缺點(diǎn)。在許多同步半導(dǎo)體存儲(chǔ)器件中，當(dāng)電源被施加到一器件上之后，需要執(zhí)行方式寄存器設(shè)置操作以對(duì)該器件初始化。這種操作涉及在時(shí)鐘信號(hào)(CLK)的上升沿時(shí)施加特定的一組信號(hào)(例如，RASB、CASB、WEB和ADD)。
圖6中所示的方法的一個(gè)缺點(diǎn)可以通過(guò)參照?qǐng)D7中所示的時(shí)序圖而得到更好的理解。圖7示出CLK、CSB、ICLK′、RASB、CASB、WEB和ADD信號(hào)的響應(yīng)。在圖7所示的操作中，在方式寄存器被置位之前，CSB信號(hào)變?yōu)榈碗娖?。隨著CSB信號(hào)變?yōu)榈碗娖?，CLK信號(hào)變?yōu)楦唠娖?。ICLK信號(hào)響應(yīng)CLK信號(hào)的變化由脈沖發(fā)生器610升為高電平。ICLK脈沖被“或”門618轉(zhuǎn)變?yōu)榈谝籌CLK′脈沖。第一ICLK′脈沖鎖存住RASB、CASB、WEB和ADD電平值。被鎖存的RASB、CASB、WEB和ADD信號(hào)將把該器件置于所需的操作方式中。但是，由于該電路的優(yōu)越的“倍頻”性能，第二ICLK′高電平脈沖由變?yōu)楦唠娖降腃SB信號(hào)所產(chǎn)生。當(dāng)?shù)诙蘒CLK′脈沖變?yōu)楦唠娖綍r(shí)，RASB、CASB、WEB和ADD電平值已經(jīng)改變。因此，第二ICLK′脈沖把非所期望的RASB、CASB、WEB和ADD電平值鎖存在方式寄存器設(shè)置電路中，從而把該器件置于非所期望的操作方式下。
如果該器件處于測(cè)試方式下，則鎖存非所期望的方式設(shè)置值是一個(gè)特殊的問(wèn)題。例如，如果在把電源施加到一器件上之后把該器件置于測(cè)試方式，需要能夠通過(guò)施加表示非測(cè)試方式的方式設(shè)置信號(hào)(RASB、CASB和WEB)的組合，而使該器件脫離測(cè)試方式。但是，如果在應(yīng)用方式存儲(chǔ)器設(shè)置命令之后，但是在非測(cè)試方式控制信號(hào)值發(fā)送之前，CSB信號(hào)立即變?yōu)楦唠娖剑瑒t可能會(huì)發(fā)生對(duì)方式設(shè)置值的錯(cuò)誤鎖存。因此，雖然圖6所示的方法可以提供有利的快速時(shí)鐘信號(hào)，但是這種方法也具有對(duì)方式寄存器設(shè)置電路或類似電路不利的缺點(diǎn)。
本發(fā)明的一個(gè)目的是提供一種同步半導(dǎo)體存儲(chǔ)器件，它可以在采用具有相對(duì)較低的時(shí)鐘頻率的測(cè)試儀時(shí)縮短測(cè)試時(shí)間，并且在進(jìn)入操作的測(cè)試方式之后變?yōu)樗璧牟僮鞣绞健?br> 根據(jù)所公開的實(shí)施例，一種同步半導(dǎo)體存儲(chǔ)器件可以包括用于接收第一內(nèi)部時(shí)鐘信號(hào)的第一輸入接收器和用于接收第二內(nèi)部時(shí)鐘信號(hào)的第二內(nèi)部輸入接收信號(hào)。第一脈沖發(fā)生電路接收第一輸入接收器的輸出信號(hào)，并提供與其相應(yīng)的第一內(nèi)部同步信號(hào)。第二脈沖發(fā)生電路接收第二輸入接收器的輸出信號(hào)，并提供與其相應(yīng)的第二內(nèi)部同步信號(hào)。一邏輯門響應(yīng)第一輸入接收器和第二輸入接收器的輸出信號(hào)產(chǎn)生第三內(nèi)部同步信號(hào)。在測(cè)試方式中，方式寄存器設(shè)置電路可以輸出與第一內(nèi)部同步信號(hào)相同步的啟動(dòng)測(cè)試方式啟動(dòng)信號(hào)。一內(nèi)部電路接收該第三內(nèi)部同步信號(hào)。
根據(jù)該實(shí)施例的一個(gè)方面，當(dāng)該測(cè)試方式啟動(dòng)信號(hào)無(wú)效時(shí)，一內(nèi)部電路與該第一內(nèi)部同步信號(hào)相同步地進(jìn)行操作。當(dāng)該測(cè)試方式啟動(dòng)信號(hào)有效時(shí)，至少一部分內(nèi)部電路與第一同步信號(hào)相同步地進(jìn)行操作，而另一部分內(nèi)部電路與第三內(nèi)部同步信號(hào)相同步地進(jìn)行操作。
根據(jù)該實(shí)施例的另一個(gè)方面，當(dāng)一同步半導(dǎo)體存儲(chǔ)器件被測(cè)試時(shí)，它可以接收至少作為輸入信號(hào)的一個(gè)啟動(dòng)命令和一個(gè)預(yù)充電命令。該同步半導(dǎo)體存儲(chǔ)器件可以包括一個(gè)用于響應(yīng)啟動(dòng)命令的輸入信號(hào)控制一內(nèi)部電路部分的啟動(dòng)控制電路，以及一個(gè)用于響應(yīng)預(yù)充電命令控制一內(nèi)部電路部分的預(yù)充電控制電路部分。一旦測(cè)試方式啟動(dòng)信號(hào)有效時(shí)，有效控制電路可以與第一內(nèi)部同步信號(hào)和第三內(nèi)部同步信號(hào)相同步地進(jìn)行操作。預(yù)充電控制電路可以與第一內(nèi)部同步信號(hào)相同步的進(jìn)行操作。
根據(jù)該實(shí)施例的另一個(gè)方面，當(dāng)一測(cè)試方式啟動(dòng)信號(hào)無(wú)效時(shí)，以同步半導(dǎo)體存儲(chǔ)器件包括至少一個(gè)被根據(jù)從第二輸入接收器輸出的高或低電平來(lái)進(jìn)行控制的內(nèi)部電路部分。當(dāng)一測(cè)試方式啟動(dòng)信號(hào)有效時(shí)，至少一個(gè)內(nèi)部電路部分被控制，而不管從第二輸入接收器輸出的是高電平還是低電平。


圖1示出根據(jù)一個(gè)實(shí)施例的同步半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)。
圖2為示出圖1中的同步半導(dǎo)體存儲(chǔ)器件的操作的時(shí)序圖。
圖3為示出一方式寄存器設(shè)置電路的操作的時(shí)序圖。
圖4示出根據(jù)另一個(gè)實(shí)施例的同步半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)。
圖5為示出圖4中的同步半導(dǎo)體存儲(chǔ)器件的操作的時(shí)序圖。
圖6示出一種常規(guī)同步半導(dǎo)體存儲(chǔ)器件的結(jié)構(gòu)。
圖7為示出圖6中的常規(guī)同步半導(dǎo)體存儲(chǔ)器件的操作的時(shí)序圖。
下面參照?qǐng)D1-3描述一種同步半導(dǎo)體存儲(chǔ)器件的一個(gè)實(shí)施例。如圖1中所示，一種同步半導(dǎo)體存儲(chǔ)器件由總的附圖標(biāo)記100表示，其中包括接收外部時(shí)鐘信號(hào)CLK的第一輸入接收器102，以及一個(gè)可以接收外部選擇時(shí)鐘信號(hào)CSB的第二輸入接收器104。第一和第二輸入接收器(102和104)可以接收它們各自的信號(hào)(CLK和CSB)，并根據(jù)所接收的信號(hào)提供輸出信號(hào)。
一脈沖發(fā)生電路106與該第一輸入接收器102的輸入相耦合。脈沖發(fā)生電路106響應(yīng)在第一輸入接收器108的輸出端處的預(yù)定同步躍變提供一個(gè)內(nèi)部同步時(shí)鐘信號(hào)ICLK。按類似的方式，該脈沖發(fā)生電路108響應(yīng)在第二輸入接收器104的輸出端處的預(yù)定同步躍變提供一個(gè)不同的內(nèi)部同步時(shí)鐘信號(hào)CSCLK。
圖1的實(shí)施例還包括可以輸出一內(nèi)部同步信號(hào)信號(hào)ICSB的“或”門110。該ICSB可以對(duì)應(yīng)于施加到第二輸入接收器104的CSB信號(hào)。在圖1的特定方案中，“或”門110具有與第二輸入接收器104的輸出端相耦合的一個(gè)輸入端，以及一個(gè)與測(cè)試方式啟動(dòng)信號(hào)(TEST_MODE)相耦合的第二輸入端。
第三內(nèi)部同步時(shí)鐘信號(hào)ICLK′由另一個(gè)“或”門112所提供?！盎颉遍T112接收該ICLK信號(hào)作為一個(gè)輸入信號(hào)，以及接收CSCLK信號(hào)作為另一個(gè)輸入信號(hào)。按這種方式，ICLK′信號(hào)可以代表多個(gè)時(shí)鐘信號(hào)(ICLK和CSCLK)的組合。
第一實(shí)施例100包括多個(gè)用于接收各種控制信號(hào)的其它輸入接收器。第三輸入接收器114可以接收第一外部控制信號(hào)RASB，第四輸入接收器116可以接收第二外部控制信號(hào)CASB，并且第五輸入接收器118可以接收第三外部控制信號(hào)WEB。還包括第六輸入接收器120，其中可以包括接收多個(gè)地址信號(hào)ADD的多個(gè)接收器。
輸入接收器114、116、118和120的輸出端與一方式寄存器設(shè)置電路122相耦合。該方式寄存器設(shè)置電路122也接收ICSB和ICLK信號(hào)。方式寄存器設(shè)置電路122提供TEST_MODE信號(hào)作為一個(gè)輸出信號(hào)?？梢酝ㄟ^(guò)把預(yù)定信號(hào)施加到該方式寄存器設(shè)置電路122而啟動(dòng)TEST_MODE信號(hào)。例如，可以通過(guò)在ICSB信號(hào)和ICLK信號(hào)上升沿時(shí)施加來(lái)自第三至第六輸入接收器(114至120)的輸入信號(hào)而啟動(dòng)TEST_M0DE信號(hào)。
一內(nèi)部電路124接收ICSB和ICLK′信號(hào)，并根據(jù)所接收的信號(hào)進(jìn)行操作。
在圖1的特定方案中，脈沖發(fā)生電路(106和108)包括一延遲通道(其中包括相串聯(lián)的反相器)和一非延遲通道，通過(guò)這些通道向一邏輯門提供輸入信號(hào)。該方案不應(yīng)當(dāng)被認(rèn)為是對(duì)本發(fā)明的限制。也可以采用其它脈沖發(fā)生電路。還應(yīng)當(dāng)注意，脈沖發(fā)生電路108可以由TEST_MODE信號(hào)所啟動(dòng)和禁止。在圖1中的特定方案是通過(guò)在接收作為輸入信號(hào)的TEST_MODE信號(hào)的延遲通道中包含一邏輯門而實(shí)現(xiàn)的。
上文中已經(jīng)描述圖1的實(shí)施例100中的各部分，現(xiàn)在結(jié)合圖2所示的時(shí)序圖描述實(shí)施例100的操作。圖2示出在測(cè)試方式之前以及在進(jìn)入測(cè)試方式之后的CLK、CSB、ICLK、CSCLK、ICLK′、RASB、CASB、WEB和ADD信號(hào)的響應(yīng)。如圖2中所示，在進(jìn)入測(cè)試方式之前，當(dāng)CLK信號(hào)從低電平躍變到高電平時(shí)，ICLK信號(hào)變?yōu)楦唠娖?。另外，?dāng)在非測(cè)試方式，脈沖發(fā)生器108被禁止，因此CSCLK信號(hào)不變?yōu)楦唠娖?。結(jié)果，ICLK′信號(hào)跟在CLK信號(hào)之后，因此其中不包括在測(cè)試方式中有利的“雙倍”時(shí)鐘頻率。
在圖2中的時(shí)刻t0處，進(jìn)入測(cè)試方式。該測(cè)試方式在CSB信號(hào)第一次躍變?yōu)榈碗娖綍r(shí)進(jìn)入。在隨后的CLK上升沿處，RASB、CASB和WEB信號(hào)為低電平。另外，特定代碼(KEY)由ADD信號(hào)所提供以指定某種測(cè)試方式。
在進(jìn)入方式測(cè)試方式之后，CSB信號(hào)可以周期性地從低電平躍變?yōu)楦唠娖?。CSCLK響應(yīng)這種從低電平到高電平的躍變而變?yōu)楦唠娖?。?dāng)ICLK信號(hào)或CSCLK信號(hào)中的一個(gè)躍變?yōu)楦唠娖綍r(shí)，ICLK′信號(hào)將變?yōu)楦唠娖?。按這種方式，第一實(shí)施例100包括可以提供與外部時(shí)鐘信號(hào)同步的內(nèi)部時(shí)鐘信號(hào)的時(shí)鐘信號(hào)發(fā)生器。另外，一測(cè)試時(shí)鐘信號(hào)(例如，CSB信號(hào))可以與一標(biāo)準(zhǔn)時(shí)鐘信號(hào)(例如，CLK信號(hào))結(jié)合使用，以提供時(shí)鐘的“倍頻”。應(yīng)當(dāng)知道，時(shí)鐘倍頻這個(gè)術(shù)語(yǔ)并不是指特定的數(shù)學(xué)運(yùn)算，而是指具有比標(biāo)準(zhǔn)時(shí)鐘信號(hào)(例如，CLK信號(hào))的頻率更高的時(shí)鐘信號(hào)(例如，ICLK′信號(hào))的產(chǎn)生。在圖1的特定方案中，時(shí)鐘的倍頻是通過(guò)提供內(nèi)部時(shí)鐘信號(hào)ICLK′而實(shí)現(xiàn)的，該內(nèi)部時(shí)鐘信號(hào)ICLK′根據(jù)多個(gè)其它時(shí)鐘信號(hào)(例如，CLK和CSB信號(hào))的躍變而躍變的。在圖1中僅作為一個(gè)實(shí)例示出，“或”門112基本上通過(guò)合并ICLK和CSCLK信號(hào)而提供倍頻的時(shí)鐘信號(hào)(ICLK′)。
還應(yīng)當(dāng)注意，“測(cè)試時(shí)鐘”信號(hào)可以便利地由一般不發(fā)送同步時(shí)鐘信號(hào)的輸入信號(hào)(例如，CSB輸入信號(hào)或下文將要描述的DQM輸入信號(hào))所產(chǎn)生。
在把電源施加到一器件之后，常規(guī)的方法通過(guò)執(zhí)行一方式寄存器設(shè)置命令而對(duì)該器件初始化。如上文所述，如果通過(guò)一“倍頻”時(shí)鐘CLK′把測(cè)試方式值施加到一方式寄存器電路，則可能會(huì)鎖存住不正確的方式寄存器數(shù)值。所述的實(shí)施例可以通過(guò)把ICLK信號(hào)(與ICLK′相反)施加到該方式寄存器設(shè)置電路而克服這一問(wèn)題。如圖2中所示，ICLK信號(hào)僅由CLK信號(hào)所驅(qū)動(dòng)，因此，第一實(shí)施例的方式寄存器設(shè)置電路可以通過(guò)在應(yīng)用該方式設(shè)置值之后的時(shí)鐘信號(hào)而避免鎖存不正確的數(shù)值。
第一實(shí)施例100的優(yōu)越的方式鎖存方法可以通過(guò)參照?qǐng)D3而獲得最佳的理解。如圖3中所示，方式設(shè)置命令可以在時(shí)刻t0使CLK信號(hào)從低電平變?yōu)楦唠娖綍r(shí)執(zhí)行，從而產(chǎn)生ICLK信號(hào)脈沖。與此同時(shí)，多個(gè)外部信號(hào)RASB、CASB、WEB和CSB被設(shè)為低電平，并且ADD值被設(shè)為測(cè)試方式KEY值。通過(guò)根據(jù)較慢的ICLK信號(hào)而不是根據(jù)潛在地更快的ICLK′信號(hào)鎖存方式設(shè)置值，第一實(shí)施例100可以被置于操作的測(cè)試方式，而不具有常規(guī)方法中可能存在的缺點(diǎn)。
再參照?qǐng)D1并結(jié)合圖2和3，請(qǐng)注意，當(dāng)測(cè)試方式啟動(dòng)信號(hào)(TEST_MODE)變?yōu)楦唠娖?，由于CSB信號(hào)的低電平，CSCLK信號(hào)被固定為低電平。CSB信號(hào)可以是從多個(gè)同步半導(dǎo)體存儲(chǔ)器件中選擇其中一個(gè)同步半導(dǎo)體存儲(chǔ)器件的“片選”輸入信號(hào)。當(dāng)單個(gè)同步半導(dǎo)體存儲(chǔ)器件被測(cè)試時(shí)，通常不需要片選信號(hào)。因此，在進(jìn)入測(cè)試方式之后，由在操作的正常方式下的CSB信號(hào)所產(chǎn)生邏輯可以保持在預(yù)定的電平，以使器件保持在一個(gè)被選擇的狀態(tài)。作為一個(gè)實(shí)例，當(dāng)進(jìn)入測(cè)試方式之后，該施加到一命令解碼器上的片選邏輯可以保持在邏輯低電平。按這種方式，由于內(nèi)部電路將接收等效于具有一常量的CSB的邏輯，則在一個(gè)用于產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的片選信號(hào)(例如，CSB)中的躍變將不“釋放”在測(cè)試之下的器件。
請(qǐng)注意，雖然圖1至圖3示出一個(gè)用于對(duì)時(shí)鐘信號(hào)倍頻的特定方案，但是其它方案可以用于該公開的實(shí)施例。也可以從在CLK信號(hào)和DQM信號(hào)中的躍變產(chǎn)生ICLK信號(hào)。DQM信號(hào)可以是通常提供在一些同步半導(dǎo)體存儲(chǔ)器件中的外部信號(hào)，它具有“屏蔽”從一器件輸入/輸出的數(shù)據(jù)的功能。與CSB信號(hào)相類似，DQM信號(hào)可以是在測(cè)試方式中具有一固定電平的信號(hào)。因此，可以利用CLK和DQM信號(hào)實(shí)現(xiàn)內(nèi)部時(shí)鐘頻率的倍頻。
還應(yīng)當(dāng)注意，與內(nèi)部同步信號(hào)可以從多于兩個(gè)外部施加的信號(hào)中產(chǎn)生。在此僅示出一個(gè)例子，一內(nèi)部時(shí)鐘可以在一測(cè)試方式過(guò)程中從CSB、CLK和DQM信號(hào)中產(chǎn)生。在這種方案中，可以產(chǎn)生頻率是一測(cè)試儀所提供的CLK信號(hào)的頻率的3倍的內(nèi)部同步信號(hào)。這可以提供更快的測(cè)試速度。
在上文中已經(jīng)對(duì)一個(gè)特定實(shí)施例的一般構(gòu)成和操作進(jìn)行描述，現(xiàn)在將結(jié)合圖4和5對(duì)另一個(gè)實(shí)施例進(jìn)行描述。
許多同步半導(dǎo)體存儲(chǔ)器件依賴于預(yù)充電操作來(lái)提高存儲(chǔ)器訪問(wèn)的速度。在此僅列出一個(gè)例子，數(shù)據(jù)可以在互補(bǔ)的導(dǎo)線中傳輸。這種導(dǎo)線對(duì)可以在預(yù)充電操作中，被預(yù)充電到相同的電平，這使得在該線路對(duì)上的數(shù)據(jù)的讀出更易于檢測(cè)、更快和較小的電流消耗。預(yù)充電操作可以與啟動(dòng)操作相對(duì)。啟動(dòng)操作可以訪問(wèn)存儲(chǔ)器位置，并可以包括讀和寫操作(對(duì)于易失器件來(lái)說(shuō))，以及讀出、編程和擦除操作(對(duì)許多非易失器件進(jìn)行)。對(duì)同步半導(dǎo)體存儲(chǔ)器件的一般訪問(wèn)可以包括在啟動(dòng)和預(yù)充電操作之間交替進(jìn)行(循環(huán))。由圖4和5所示的第二實(shí)施例可以提供對(duì)具有啟動(dòng)和預(yù)充電操作的那些器件有利的測(cè)試速度，例如同步半導(dǎo)體存儲(chǔ)器件。
現(xiàn)在參照?qǐng)D4，其中示出同步半導(dǎo)體存儲(chǔ)器件第二實(shí)施例，并且由總的附圖標(biāo)記400的表示。所示的同步半導(dǎo)體存儲(chǔ)器件400包括接收一外部時(shí)鐘信號(hào)CLK的第一輸入接收器402、接收一外部選擇時(shí)鐘信號(hào)CSB的第二輸入接收器404、通過(guò)接收來(lái)自第一輸入接收器402的輸出信號(hào)而輸出一內(nèi)部同步時(shí)鐘信號(hào)ICLK的脈沖發(fā)生電路406、以及通過(guò)接收第二輸入接收器404的輸入信號(hào)而輸出一內(nèi)部同步選擇信號(hào)CSCLK的脈沖發(fā)生電路408。
在圖4中還示出輸出一內(nèi)部同步控制信號(hào)ICSB的“或”門410，以及接收ICLK和CSCLK信號(hào)并輸出一ICLK′信號(hào)的“或”門412。
圖中示出多個(gè)其它輸入接收器。第三輸入接收器414接收第一外部控制信號(hào)RASB，第四輸入接收器416接收第二外部控制信號(hào)CASB，第五輸入接收器418接收第三外部控制信號(hào)WEB，第六輸入接收器420可以包括多個(gè)接收多個(gè)地址信號(hào)的接收器。方式寄存器設(shè)置電路422可以根據(jù)來(lái)自第三至第六輸入接收器(414至420)和ICSB和ICLK信號(hào)的預(yù)定輸出信號(hào)而輸出一測(cè)試方式啟動(dòng)信號(hào)(TEST_MODE)。
圖4的實(shí)施例還包括一個(gè)接收ICSB信號(hào)的內(nèi)部電路424。所示的內(nèi)部電路424還包括一個(gè)接收ICLK′信號(hào)的啟動(dòng)控制電路426，以及接收ICLK信號(hào)的預(yù)充電控制電路428。
下面將描述第二實(shí)施例400的操作。在第二實(shí)施例400中，特定功能是通過(guò)應(yīng)用特定時(shí)鐘和控制信號(hào)而實(shí)現(xiàn)的。例如，一啟動(dòng)命令(其可以導(dǎo)致啟動(dòng)操作)或一預(yù)充電命令(其可以導(dǎo)致預(yù)充電操作)可以由CSB、RASB、CASB、WEB的CLK信號(hào)的組合而輸入。如圖5中所示，當(dāng)CLK信號(hào)從低電平躍變?yōu)楦唠娖綍r(shí)，RASB和WEB信號(hào)被設(shè)為低電平，并且CASB信號(hào)被設(shè)為高電平，這將輸入預(yù)充電命令。對(duì)于第一周期(C1)的時(shí)間指示表示一個(gè)預(yù)充電周期。
盡管啟動(dòng)周期可以跟在預(yù)充電周期之后，這種方法一般依賴于至少一個(gè)控制信號(hào)值(例如，低的CASB值)與在標(biāo)準(zhǔn)時(shí)鐘信號(hào)CLK中從高電平到低電平的躍變相結(jié)合。但是，由于在測(cè)試儀中較慢的CLK速度，這種方法并不令人滿意。
圖5示出在第二實(shí)施例是如何有利地進(jìn)入測(cè)試方式中的一個(gè)有效周期的。一旦進(jìn)入某個(gè)測(cè)試方式，當(dāng)CSB信號(hào)從低電平躍為高電平，并且RASB和WEB被設(shè)為低電平，并且CASB信號(hào)被設(shè)為高電平，則將輸入一啟動(dòng)命令。按這種方式，預(yù)充電和啟動(dòng)命令可以按照外部時(shí)鐘信號(hào)的雙倍頻的頻率進(jìn)入一器件中，該頻率基本上是該器件頻率的兩倍。
按這種方式，在測(cè)試方式中，ICLK′信號(hào)將被施加到啟動(dòng)控制電路426，使該電路可以按照CLK頻率的倍頻進(jìn)行運(yùn)作。與此同時(shí)，在測(cè)試方式中，預(yù)充電控制電路428可以響應(yīng)較慢的ICLK信號(hào)提供互補(bǔ)的預(yù)充電操作。這種方案可以有利地減少用于傳輸ICLK′信號(hào)的線路數(shù)量。線路數(shù)量的減少可以導(dǎo)致更致密的集成電路排列，較少的布線復(fù)雜度，和/或更加容易地分布集成電路的各個(gè)部分。
所描述的實(shí)施例提出一種可以在操作的測(cè)試方式中有利地產(chǎn)生快速內(nèi)部時(shí)鐘的同步半導(dǎo)體存儲(chǔ)器件。通過(guò)增加內(nèi)部時(shí)鐘的速度，由測(cè)試裝置提供的低的時(shí)鐘速度可以被克服，從而整體上減小測(cè)試周期。減小測(cè)試周期可以降低生產(chǎn)成本和/或使得器件可以在較短的時(shí)間內(nèi)以更大的批量向客戶提供。
同步半導(dǎo)體存儲(chǔ)器件可以有各種形式。例如，半導(dǎo)體存儲(chǔ)器件可以包括易失存儲(chǔ)器件(例如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)或靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM))或非易失存儲(chǔ)器件(例如，只讀存儲(chǔ)器(ROM)，包括電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM以及“快速EEPROM”)以及鐵電RAM(FRAM))，其中僅列出有限的幾個(gè)例子。
當(dāng)存儲(chǔ)器件一般具有對(duì)大多數(shù)測(cè)試操作所不必要的輸入信號(hào)(例如，片選信號(hào)或數(shù)據(jù)屏蔽信號(hào))時(shí)，這種存儲(chǔ)器件可以特別地從公開的實(shí)施例所揭示的高速時(shí)鐘方案中獲益。另外，當(dāng)存儲(chǔ)器通常包括必須預(yù)充電的位線和數(shù)據(jù)線時(shí)，這種存儲(chǔ)器件也可以特別地從所公開的增加啟動(dòng)周期和預(yù)充電周期之間的循環(huán)周期的實(shí)施例中獲益。
但是，應(yīng)當(dāng)知道在此所提出的方案并不僅限于存儲(chǔ)器件。其它由較慢的測(cè)試裝置(例如，老化測(cè)試儀)所測(cè)試的具有較高存取速度的器件可以從在此提出的更高測(cè)試速度和更準(zhǔn)確的方式進(jìn)入方法中獲益。例如，可編程電路(例如，可編程邏輯器件(PLD)可編程邏輯陣列(PLA))可以具有改進(jìn)的測(cè)試速度。
還應(yīng)當(dāng)注意，“外部”信號(hào)并不限于從外部施加到集成電路封裝中的信號(hào)。例如，半導(dǎo)體存儲(chǔ)器件可以是一個(gè)更大的集成電路(所謂“集成存儲(chǔ)器”)的一部分。在這種情況下，外部時(shí)鐘信號(hào)可以由“在片”存儲(chǔ)器控制電路所產(chǎn)生。
相應(yīng)地，應(yīng)當(dāng)知道，盡管在此已經(jīng)對(duì)各種具體實(shí)施例做了具體描述，但是，本發(fā)明還可以有各種改進(jìn)、替換和變形，而不脫離本發(fā)明的精神和范圍。相應(yīng)地，本發(fā)明僅由隨附的權(quán)利要求書所限定。
權(quán)利要求
1．一種同步半導(dǎo)體存儲(chǔ)器件，其特征在于，其中包括第一輸入接收器，可以接收第一外部時(shí)鐘信號(hào)，并提供第一輸入接收器的輸出；第二輸入接收器，可以接收第二外部時(shí)鐘信號(hào)，并提供第二輸入接收器的輸出；一邏輯門，響應(yīng)至少第一輸入接收器的輸出和第二輸入接收器的輸出產(chǎn)生一改變的內(nèi)部同步信號(hào)；一方式寄存器設(shè)置電路，與第一輸入接收器的輸出同步地產(chǎn)生一測(cè)試方式啟動(dòng)信號(hào)；以及一內(nèi)部電路，接收改變的內(nèi)部同步信號(hào)。
2．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于當(dāng)測(cè)試方式啟動(dòng)信號(hào)無(wú)效時(shí)，所述改變的內(nèi)部同步信號(hào)具有至少一個(gè)第一速度，并且當(dāng)測(cè)試方式啟動(dòng)信號(hào)有效時(shí)，所述改變的內(nèi)部同步信號(hào)具有至少一個(gè)第二速度，該第二速度比第一速度更快。
3．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于所述內(nèi)部電路包括第一部分和第二部分，當(dāng)該測(cè)試方式啟動(dòng)信號(hào)無(wú)效時(shí)，該第一部分和第二部分與第一輸入接收器的輸出同步操作，當(dāng)該測(cè)試方式啟動(dòng)信號(hào)有效時(shí)，該第一部分與第一輸出接收器的輸出同步地操作，并且第二部分與該改變的內(nèi)部同步信號(hào)相同步地操作。
4．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于該同步半導(dǎo)體存儲(chǔ)器件可以接收至少一個(gè)啟動(dòng)命令和一個(gè)預(yù)充電命令；以及該內(nèi)部電路包括；一啟動(dòng)控制電路，其響應(yīng)一啟動(dòng)命令控制該內(nèi)部電路的第一部分，在測(cè)試方式中，該啟動(dòng)控制電路與改變的內(nèi)部同步信號(hào)相同步地進(jìn)行操作，以及一預(yù)充電控制電路，其響應(yīng)預(yù)充電命令控制內(nèi)部電路的第二部分，在測(cè)試方式中，該預(yù)充電控制電路與第一輸入接收器的輸出相同步地進(jìn)行操作。
5．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于，其中還包括第一脈沖發(fā)生電路，其可以接收所述第一輸入接收器的輸出并提供第一內(nèi)部同步信號(hào)；一第二脈沖發(fā)生電路，其可以接收所述第二輸入接收器的輸出并提供第二內(nèi)部同步信號(hào)；以及該邏輯門響應(yīng)所述第一內(nèi)部同步信號(hào)和第二內(nèi)部同步信號(hào)產(chǎn)生改變的內(nèi)部同步信號(hào)。
6．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于當(dāng)所述測(cè)試方式啟動(dòng)信號(hào)無(wú)效時(shí)，該內(nèi)部電路可以根據(jù)第二輸入接收器的輸出而被控制，當(dāng)該測(cè)試方式啟動(dòng)信號(hào)有效時(shí)，對(duì)該內(nèi)部電路的控制與第二輸入接收器的輸出無(wú)關(guān)。
7．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于所述第二輸入接收器可以接收能夠選擇同步半導(dǎo)體存儲(chǔ)器件的片選信號(hào)，以接收一命令輸入。
8．根據(jù)權(quán)利要求1所述的同步半導(dǎo)體存儲(chǔ)器件，其特征在于該第二輸入接收器可以接收能夠屏蔽向該同步半導(dǎo)體存儲(chǔ)器件輸入的和從該同步半導(dǎo)體存儲(chǔ)器件輸出的數(shù)據(jù)值的一數(shù)據(jù)屏蔽信號(hào)。
9．一種與一時(shí)鐘信號(hào)同步操作的半導(dǎo)體器件，其特征在于，該半導(dǎo)體器件包括第一信號(hào)發(fā)生器，從該時(shí)鐘信號(hào)提供一個(gè)第一內(nèi)部同步時(shí)鐘信號(hào)；第二信號(hào)發(fā)生器，從一測(cè)試時(shí)鐘信號(hào)提供一個(gè)第二內(nèi)部同步時(shí)鐘信號(hào)，該第二信號(hào)發(fā)生器由一啟動(dòng)測(cè)試方式信號(hào)所啟動(dòng)；一時(shí)鐘倍頻器，其可以組合至少該第一內(nèi)部同步時(shí)鐘信號(hào)和第二內(nèi)部同步時(shí)鐘信號(hào)以產(chǎn)生一個(gè)第三內(nèi)部同步時(shí)鐘信號(hào)；以及一個(gè)提供測(cè)試方式信號(hào)的方式設(shè)置電路，該方式設(shè)置電路響應(yīng)預(yù)定方式值的應(yīng)用和在第一內(nèi)部同步時(shí)鐘信號(hào)中的躍變提供該測(cè)試方式信號(hào)。
10．根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于該第一時(shí)鐘發(fā)生器包括根據(jù)該時(shí)鐘信號(hào)中的預(yù)定躍變提供一脈沖的脈沖發(fā)生器。
11．根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于該第二信號(hào)發(fā)生器包括當(dāng)被啟動(dòng)時(shí)根據(jù)在該測(cè)試時(shí)鐘信號(hào)中的預(yù)定躍變提供一脈沖的脈沖發(fā)生器。
12．根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其特征在于該第二信號(hào)發(fā)生器包括具有一個(gè)與該測(cè)試方式信號(hào)相耦合的輸入端的一個(gè)邏輯門。
13．根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于該半導(dǎo)體件是存儲(chǔ)器件；以及該預(yù)定方式值包括預(yù)定地址值。
14．根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，其中還包括第三信號(hào)發(fā)生器，其從一附加測(cè)試時(shí)鐘信號(hào)提供一個(gè)第四內(nèi)部同步時(shí)鐘信號(hào)；以及該時(shí)鐘倍頻器把該第一內(nèi)部同步時(shí)鐘信號(hào)、第二內(nèi)部同步時(shí)鐘信號(hào)和第四內(nèi)部同步時(shí)鐘信號(hào)相組合以產(chǎn)生該第三內(nèi)部同步時(shí)鐘信號(hào)。
15．一種具有測(cè)試方式和非測(cè)試方式的同步存儲(chǔ)器件，其特征在于，該同步存儲(chǔ)器件包括一時(shí)鐘發(fā)生電路，其在該測(cè)試方式中接收至少一個(gè)時(shí)鐘信號(hào)并提供一個(gè)倍頻的時(shí)鐘信號(hào)；以及一測(cè)試方式寄存器設(shè)置電路，其根據(jù)預(yù)定的方式值和在該時(shí)鐘信號(hào)中的躍變啟動(dòng)一測(cè)試方式和一非測(cè)試方式。
16．根據(jù)權(quán)利要求15所述的同步存儲(chǔ)器件，其特征在于該時(shí)鐘發(fā)生電路接收一時(shí)鐘信號(hào)和一測(cè)試時(shí)鐘信號(hào)，并提供倍頻的時(shí)鐘信號(hào)，其具有與在時(shí)鐘信號(hào)和測(cè)試時(shí)鐘信號(hào)中的躍變相對(duì)應(yīng)的躍變。
17．根據(jù)權(quán)利要求15所述的同步存儲(chǔ)器件，其特征在于，其中還包括一內(nèi)部電路，其具有一個(gè)第一部分，該第一部分在測(cè)試方式中與該倍頻時(shí)鐘信號(hào)同步操作，并且在非測(cè)試方式中與該時(shí)鐘信號(hào)同步操作。
18．根據(jù)權(quán)利要求17所述的同步存儲(chǔ)器件，其特征在于在內(nèi)部電路包括在測(cè)試和非測(cè)試方式中都與該時(shí)鐘信號(hào)同步操作的第二部分。
19．根據(jù)權(quán)利要求18所述的同步存儲(chǔ)器件，其特征在于該同步存儲(chǔ)器件是一種存儲(chǔ)器；該第一部分是用于在該存儲(chǔ)器中使能啟動(dòng)周期的啟動(dòng)控制電路；以及該第二部分是用于在該存儲(chǔ)器中使能預(yù)充電周期的預(yù)充電控制電路。
20．根據(jù)權(quán)利要求18所述的同步存儲(chǔ)器件，其特征在于該第一部分與傳輸倍頻時(shí)鐘信號(hào)的導(dǎo)線相連接；以及該第二部分與傳輸該時(shí)鐘信號(hào)的導(dǎo)線相連接。
全文摘要
一種同步半導(dǎo)體存儲(chǔ)器件(100)包括在進(jìn)入測(cè)試方式之后用于完成方式測(cè)試設(shè)置操作的電路。該器件(100)產(chǎn)生第一時(shí)鐘信號(hào)ICLK。同時(shí),時(shí)鐘信號(hào)CSB可以被用以產(chǎn)生第二時(shí)鐘信號(hào)CSCLK。ICLK和CSCLK可用于在測(cè)試方式中產(chǎn)生更高頻率的時(shí)鐘ICLK′。ICLK′信號(hào)被施加到內(nèi)部電路(124),使這種電路的操作速度更高。ICLK′信號(hào)不施加到方式寄存器設(shè)置電路(122),從而避免由該電路鎖存錯(cuò)誤的方式設(shè)置值。
文檔編號(hào)G01R31/317GK1235352SQ9910610
公開日1999年11月17日 申請(qǐng)日期1999年4月26日 優(yōu)先權(quán)日1998年4月27日
發(fā)明者谷口純也, 越川康二, 三根浩二 申請(qǐng)人:日本電氣株式會(huì)社