技術(shù)總結(jié)
本發(fā)明提出了一種基于FPGA的納秒級(jí)脈沖寬度測(cè)量裝置及方法，在進(jìn)行脈寬測(cè)量時(shí)，采用雙通道時(shí)間間隔測(cè)量的方式，一個(gè)通道利用輸入脈沖的上升沿對(duì)閘門(mén)進(jìn)行同步，另一個(gè)通道利用輸入脈沖的下降沿對(duì)閘門(mén)進(jìn)行同步，同步閘門(mén)均輸入到FPGA中，F(xiàn)PGA負(fù)責(zé)對(duì)兩路同步閘門(mén)進(jìn)行監(jiān)測(cè)，當(dāng)監(jiān)測(cè)到兩路閘門(mén)信號(hào)均為高時(shí)，延遲一段時(shí)間后，同時(shí)將兩通道的同步閘門(mén)進(jìn)行拉低，這樣便得到兩個(gè)通道新的同步測(cè)量閘門(mén)，每個(gè)通道分別對(duì)輸入到本通道的新的同步閘門(mén)進(jìn)行時(shí)間計(jì)數(shù)及TDC內(nèi)插補(bǔ)償，從而得到同步閘門(mén)的寬度數(shù)據(jù)；然后將兩路閘門(mén)進(jìn)行減法運(yùn)算后便得到輸入脈沖的脈寬數(shù)據(jù)。本發(fā)明能夠測(cè)量的最小脈沖寬度達(dá)到1納秒以下。

技術(shù)研發(fā)人員：李立功;任水生;杜念文;劉寶東;楊帆
受保護(hù)的技術(shù)使用者：中國(guó)電子科技集團(tuán)公司第四十一研究所
文檔號(hào)碼：201611036503
技術(shù)研發(fā)日：2016.11.15
技術(shù)公布日：2017.03.15