本發(fā)明涉及測試技術(shù)領(lǐng)域，特別涉及一種基于FPGA的納秒級脈沖寬度測量裝置，還涉及一種基于FPGA的納秒級脈沖寬度測量方法。

背景技術(shù)：

傳統(tǒng)的脈沖寬度測量方案，如圖1所示，采用時鐘直接對被測脈沖信號進(jìn)行計數(shù)，并利用TDC進(jìn)行前內(nèi)插及后內(nèi)插補償，然后利用公式T＝NT_X+T₁-T₂得到脈沖寬度值。

現(xiàn)有的方案設(shè)計原理采用參考時鐘直接對脈寬計數(shù)的方式，最小脈寬受參考時鐘頻率限制，比如若要測量1納秒脈沖信號，則需要的計數(shù)時鐘達(dá)到1GHz，而目前還沒有FPGA芯片能工作到如此高的頻率上。

而且，現(xiàn)有設(shè)計方案采用硬件電路搭建，需要大量的計數(shù)芯片、電平轉(zhuǎn)換芯片、驅(qū)動芯片等，成本較高，占用印制板空間較大。

同時，現(xiàn)有設(shè)計方案受電路元器件工作頻率等限制，最大參考時鐘頻率受限。

技術(shù)實現(xiàn)要素：

為解決上述現(xiàn)有技術(shù)中的不足，本發(fā)明提出一種基于FPGA的納秒級脈沖寬度測量裝置及方法。

本發(fā)明的技術(shù)方案是這樣實現(xiàn)的：

一種基于FPGA的納秒級脈沖寬度測量裝置，采用電平轉(zhuǎn)換芯片將輸入的被測脈沖信號由LVTTL電平轉(zhuǎn)換為LVPECL差分電平信號，用以對脈沖信號的起始沿和終止沿進(jìn)行提??；

采用兩個帶復(fù)位端的D觸發(fā)器對被測脈沖信號進(jìn)行閘門同步；

同步后的閘門信號均進(jìn)入到FPGA中，F(xiàn)PGA實時檢測兩路閘門信號的電平，當(dāng)檢測到兩路閘門信號均為高電平時，利用計時器將兩閘門同步延遲預(yù)定時間以后，立刻輸出復(fù)位信號給電路中的所述兩個帶復(fù)位端的D觸發(fā)器，將其同時復(fù)位；

在執(zhí)行上述步驟后，電路中產(chǎn)生帶有被測脈沖信號起始沿信息和終止沿信息的兩個新的同步閘門，對于兩個新的同步閘門，分別進(jìn)行時間計數(shù)以及TDC內(nèi)插補償，得到兩個閘門的長度：T₁＝N₁*T₁₀+T₁₁-T₁₂；T₂＝N₂*T₂₀+T₂₁-T₂₂；

接下來，對兩個閘門進(jìn)行減法運算，便得到被測脈沖信號的寬度值T＝T₁-T₂。

可選地，采用可編程小數(shù)分頻鎖相環(huán)芯片產(chǎn)生參考時鐘信號，可編程小數(shù)分頻鎖相環(huán)芯片內(nèi)置VCO電路、分頻電路、鑒相電路，利用FPGA可控制其輸出頻率值。

可選地，所述兩閘門同步延遲預(yù)定時間為500ns。

基于上述裝置，本發(fā)明還提出了一種基于FPGA的納秒級脈沖寬度測量方法，在進(jìn)行脈寬測量時，采用雙通道時間間隔測量的方式，一個通道利用輸入脈沖的上升沿對閘門進(jìn)行同步，另一個通道利用輸入脈沖的下降沿對閘門進(jìn)行同步，同步閘門均輸入到FPGA中，F(xiàn)PGA負(fù)責(zé)對兩路同步閘門進(jìn)行監(jiān)測，當(dāng)監(jiān)測到兩路閘門信號均為高時，延遲預(yù)定時間后，同時將兩通道的同步閘門進(jìn)行拉低，得到兩個通道新的同步測量閘門，每個通道分別對輸入到本通道的新的同步閘門進(jìn)行時間計數(shù)及TDC內(nèi)插補償，從而得到同步閘門的寬度數(shù)據(jù)；然后將兩路閘門進(jìn)行減法運算后便得到輸入脈沖的脈寬數(shù)據(jù)。

可選地，所述延遲預(yù)定時間為500ns。

本發(fā)明的有益效果是：

(1)大大拓展了可測的最小脈寬，最小可測脈寬達(dá)到1納秒以下量級；

(2)印制板空間會有大幅縮減，電路設(shè)計復(fù)雜度降、設(shè)計成本均大幅降低。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為現(xiàn)有脈寬測量方案原理示意圖；

圖2為本發(fā)明的基于FPGA的納秒級脈沖寬度測量裝置原理圖；

圖3為本發(fā)明的同步閘門產(chǎn)生原理圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。

傳統(tǒng)的脈沖寬度測量，采用時鐘直接對被測脈沖信號進(jìn)行計數(shù)，其測量方法受時鐘頻率的限制，最小脈寬只能達(dá)到10納秒量級。

本發(fā)明采用在FPGA內(nèi)部進(jìn)行時間計數(shù)，節(jié)省成本及印制板空間，同時采用時間間隔的方式進(jìn)行脈寬測量，其最小脈寬達(dá)到1納秒以下量級，非常適用于小型化、高性能的測量儀表中。

下面結(jié)合說明書附圖對本發(fā)明的測量裝置及測量方法進(jìn)行詳細(xì)說明。

如圖2所示，本發(fā)明的基于FPGA的納秒級脈沖寬度測量裝置，采用電平轉(zhuǎn)換芯片(例如MC100EPT20DTG)將輸入的被測脈沖信號由LVTTL電平轉(zhuǎn)換為LVPECL差分電平信號，用以對脈沖信號的起始沿和終止沿進(jìn)行提??；采用帶復(fù)位端的D觸發(fā)器(例如MC10EP51DTG)對被測脈沖信號進(jìn)行閘門同步，本發(fā)明的觸發(fā)器為ECL電平形式，對脈沖邊沿的損耗非常小，不會增加額外的遲滯誤差；同步后的閘門信號均進(jìn)入到FPGA中，F(xiàn)PGA實時檢測兩路閘門信號的電平，當(dāng)檢測到兩路閘門信號均為高電平時，利用計時器將兩閘門同步延遲預(yù)定時間(例如500納秒)以后，立刻輸出復(fù)位信號給電路中的兩個D觸發(fā)器，將其同時復(fù)位；在執(zhí)行上述步驟后，電路中便會產(chǎn)生新的帶有被測脈沖信號起始沿信息和終止沿信息的兩個新的同步閘門，如圖3所示；對于兩個新的同步閘門，分別進(jìn)行時間計數(shù)以及TDC內(nèi)插補償，得到兩個閘門的長度：T₁＝N₁*T₁₀+T₁₁-T₁₂；T₂＝N₂*T₂₀+T₂₁-T₂₂(其中T₁和T₂為被測閘門長度；N₁和N₂為時間計數(shù)值；T₁₀和T₂₀為參考時鐘周期，二者相等；T₁₁和T₂₁為前內(nèi)插數(shù)據(jù)；T₁₂和T₂₂為后內(nèi)插數(shù)據(jù))；接下來，對兩個閘門進(jìn)行減法運算，便得到被測脈沖信號的寬度值T＝T₁-T₂。

本發(fā)明中輸出參考時鐘頻率為300MHz，輸出幅度達(dá)到+10dBm，無諧波及分諧波分量，以及雜散信號，完全滿足本方案中對于參考時鐘的要求。

優(yōu)選地，本發(fā)明采用可編程小數(shù)分頻鎖相環(huán)芯片(例如HMC832LP6GE)產(chǎn)生高性能的參考時鐘信號，可編程小數(shù)分頻鎖相環(huán)芯片內(nèi)置高性能的VCO電路、分頻電路、鑒相電路等，集成度高，可輸出25MHz～3GHz之間的任意信號，利用FPGA可控制其輸出頻率值。

基于上述測量裝置，本發(fā)明還提出了一種測量方法，在進(jìn)行脈寬測量時，采用雙通道時間間隔測量的方式，一個通道利用輸入脈沖的上升沿對閘門進(jìn)行同步，另一個通道利用輸入脈沖的下降沿對閘門進(jìn)行同步，同步閘門均輸入到FPGA(圖2中虛線框內(nèi)部分功能在FPGA內(nèi)完成)中，F(xiàn)PGA負(fù)責(zé)對兩路同步閘門進(jìn)行監(jiān)測，當(dāng)監(jiān)測到兩路閘門信號均為高時，延遲一段時間后(這個延遲時間根據(jù)高精度TDC內(nèi)插單元的工作模式確定，在最高時間分辨率模式下TDC內(nèi)插單元的重觸發(fā)頻率為1MHz，即1us，為保證TDC內(nèi)插單元能夠連續(xù)無死區(qū)測量，因此延遲時間擬定為500ns)，同時將兩通道的同步閘門進(jìn)行拉低，這樣便得到兩個通道新的同步測量閘門，每個通道分別對輸入到本通道的新的同步閘門進(jìn)行時間計數(shù)及TDC內(nèi)插補償，從而得到同步閘門的寬度數(shù)據(jù)；然后將兩路閘門進(jìn)行減法運算后便得到輸入脈沖的脈寬數(shù)據(jù)。本發(fā)明的方法能夠測量的最小脈沖寬度達(dá)到1納秒以下。

本發(fā)明利用時間間隔測量原理進(jìn)行脈沖寬度測量，將脈寬信息轉(zhuǎn)化為兩個可測的寬閘門，然后做減法得到高精度、極窄寬度的脈寬值，大大拓展了可測的最小脈寬，最小可測脈寬達(dá)到1納秒以下量級。

本發(fā)明在FPGA中進(jìn)行高精度時間計數(shù)，省去了大量的時間計數(shù)電路及電平轉(zhuǎn)換電路等，有效節(jié)省了印制板空間，非常適合小型化、高集成度的印制板設(shè)計；相對于以往的設(shè)計，該方案的印制板空間會有大幅縮減，電路設(shè)計復(fù)雜度降、設(shè)計成本均大幅降低。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。