本發(fā)明涉及一種控制裝置，特別是一種硅微陀螺機(jī)電結(jié)合帶通sigma-delta閉環(huán)檢測電路。

背景技術(shù)：

硅微陀螺儀是一類用于測量運(yùn)動(dòng)物體的姿態(tài)或轉(zhuǎn)動(dòng)角速度的傳感器，無論在軍事還是在民用方面，都發(fā)揮著巨大的作用。硅微角速率傳感器具有體積小、重量輕、可靠性高、成本低、可批量生產(chǎn)、易于與電子線路集成等等優(yōu)點(diǎn)，使其在高精度炮彈、炮彈的慣性導(dǎo)航系統(tǒng)、平衡車，日常電子設(shè)備等軍民用領(lǐng)域均有著廣泛的應(yīng)用。

作為本專利基礎(chǔ)的硅微陀螺儀的結(jié)構(gòu)簡圖如圖1所示，是一種典型的Z軸科里奧利陀螺儀。X軸方向?yàn)槠潋?qū)動(dòng)軸向，和驅(qū)動(dòng)接口電路配合后構(gòu)成振蕩環(huán)路，提供產(chǎn)生哥氏力的速度基準(zhǔn)信號。Y軸方向?yàn)槠錂z測軸向，通過哥氏力引起的檢測極板間電容的變化來檢測Z軸方向的輸入角速度，同時(shí)由于陀螺儀本身的機(jī)械誤差驅(qū)動(dòng)端的運(yùn)動(dòng)會耦合到檢測端引起正交誤差，也會引起檢測極板間電容的變化，最終兩檢測極板構(gòu)成差分電流is-，is+輸出。

目前國內(nèi)的硅微陀螺的檢測電路多為開環(huán)檢測，而少數(shù)的帶通sigma-delta閉環(huán)檢測電路都為連續(xù)時(shí)間SDM設(shè)計(jì)，連續(xù)時(shí)間SDM設(shè)計(jì)過程復(fù)雜，電路參數(shù)無法進(jìn)行在線修改。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的硅微陀螺機(jī)電結(jié)合帶通sigma-delta閉環(huán)檢測電路，可以在FPGA中對檢測環(huán)路的參數(shù)進(jìn)行在線修改，使得檢測電路可以適用于不同參數(shù)的硅微陀螺。

實(shí)現(xiàn)本發(fā)明目的的技術(shù)解決方案為：一種硅微陀螺機(jī)電結(jié)合帶通sigma-delta閉環(huán)檢測電路，包括依次連接的SMG的電容/電壓轉(zhuǎn)換電路、前置運(yùn)放電路、模數(shù)轉(zhuǎn)換器、數(shù)字諧振器、一位量化器和一位DAC電路；

所述SMG的電容/電壓轉(zhuǎn)換電路將接收到的電容的變化轉(zhuǎn)換成兩路幅值相同，相位相差180°的差分電流信號is-，is+輸出，幅值隨著角速度而變化；

所述前置運(yùn)放電路將兩路差分電流信號放大并轉(zhuǎn)換成電壓信號VS-，VS+，使其輸出接近于模數(shù)轉(zhuǎn)換器ADC的量程，從而提高ADC的采樣精度與最大利用率；

所述模數(shù)轉(zhuǎn)換器用于將電壓信號VS-，VS+轉(zhuǎn)換成數(shù)字信號輸入到FPGA中，所用的ADC是一個(gè)差分輸入單端輸出的ADC；

所述數(shù)字諧振器用于調(diào)節(jié)整個(gè)環(huán)路的零極點(diǎn)以及開環(huán)增益，從而達(dá)到搬離后面的量化噪聲的目的；

所述一位量化器用于將上述的數(shù)字諧振器的處理信號進(jìn)行和0比較，實(shí)現(xiàn)1，-1的疏密相間的脈沖串輸出，得到一位量化輸出sgnout，其疏密程度反映了輸入信號的幅值，并且反饋到一位DAC電路中-1的脈沖信號作為低電平0進(jìn)行處理，而1的脈沖信號仍作為高電平1進(jìn)行處理，最終得到反饋脈沖信號sgnout0；

所述一位DAC環(huán)節(jié)用于將一位量化環(huán)節(jié)的輸出信號進(jìn)行一位DAC轉(zhuǎn)化，提供陀螺反饋極板的反饋電壓。

本發(fā)明與現(xiàn)有技術(shù)相比，其顯著優(yōu)點(diǎn)為：本發(fā)明的閉環(huán)檢測電路可以有效消除由于機(jī)械加工誤差帶來的檢測誤差，消除檢測輸出對陀螺加工誤差的敏感度；提高整個(gè)檢測環(huán)路的帶寬；可以有效地對后面的一位量化環(huán)節(jié)進(jìn)行噪聲整形，提高整個(gè)檢測環(huán)路的信噪比；最后輸出為包含有陀螺角速度信息的疏密相間的脈沖串；本發(fā)明在FPGA中實(shí)現(xiàn)環(huán)路諧振器，一位量化等數(shù)字處理功能，使得參數(shù)可以在線修改，為硅微陀螺檢測回路的ASIC化、批量化生產(chǎn)提供方法和技術(shù)基礎(chǔ)。

下面結(jié)合附圖對本發(fā)明進(jìn)行進(jìn)一步的說明。

附圖說明

圖1是硅微陀螺結(jié)構(gòu)示意圖。

圖2是sigma-delta調(diào)制器原理圖。

圖3是四階積分器的SDM結(jié)構(gòu)。

圖4是具有反饋結(jié)構(gòu)的敏感模態(tài)結(jié)構(gòu)功能示意圖。

圖5是兩級前置運(yùn)放電路圖。

圖6是模數(shù)轉(zhuǎn)換器模塊電路圖。

圖7是一位DAC電路圖。

圖8是本發(fā)明的硅微陀螺機(jī)電結(jié)合帶通sigma-delta閉環(huán)檢測電路圖。

具體實(shí)施方式

結(jié)合圖8，本發(fā)明的硅微陀螺機(jī)電結(jié)合帶通sigma-delta閉環(huán)檢測電路包括依次連接的SMG的電容/電壓轉(zhuǎn)換電路2、前置運(yùn)放電路3、模數(shù)轉(zhuǎn)換器4、數(shù)字諧振器5、一位量化器6和一位DAC電路7；

所述SMG的電容/電壓轉(zhuǎn)換電路2將接收到的電容的變化轉(zhuǎn)換成兩路幅值相同，相位相差180°的差分電流信號is-，is+輸出，幅值隨著角速度而變化；

所述前置運(yùn)放電路3將兩路差分電流信號放大并轉(zhuǎn)換成電壓信號VS-，VS+，使其輸出接近于模數(shù)轉(zhuǎn)換器ADC4的量程，從而提高ADC的采樣精度與最大利用率；

所述模數(shù)轉(zhuǎn)換器4用于將電壓信號VS-，VS+轉(zhuǎn)換成數(shù)字信號輸入到FPGA中，所用的ADC是一個(gè)差分輸入單端輸出的ADC；

所述數(shù)字諧振器5用于調(diào)節(jié)整個(gè)環(huán)路的零極點(diǎn)以及開環(huán)增益，從而達(dá)到搬離后面的量化噪聲的目的；

所述一位量化器6用于將上述的數(shù)字諧振器5的處理信號進(jìn)行和0比較，實(shí)現(xiàn)1，-1的疏密相間的脈沖串輸出，得到一位量化輸出sgnout，其疏密程度反映了輸入信號的幅值，并且反饋到一位DAC電路7中-1的脈沖信號作為低電平0進(jìn)行處理，而1的脈沖信號仍作為高電平1進(jìn)行處理，最終得到反饋脈沖信號sgnout0；

所述一位DAC環(huán)節(jié)7用于將一位量化環(huán)節(jié)6的輸出信號進(jìn)行一位DAC轉(zhuǎn)化，提供陀螺反饋極板的反饋電壓。

結(jié)合圖7，所述的一位DAC電路7由四通道開關(guān)芯片U15來完成功能，該四通道開關(guān)芯片U15使用的芯片型號是ADG713，使用到的引腳如下：控制電平一IN1、控制電平二IN2、控制電平三IN3、控制電平四IN4、基準(zhǔn)輸入一S1、基準(zhǔn)輸入二S2、基準(zhǔn)輸入三S3、基準(zhǔn)輸入四S4、控制輸出一D1、控制輸出二D2、控制輸出三D3、控制輸出四D4、U15供電VDD和U15地基準(zhǔn)GND1；

其中控制電平一IN1和控制電平二IN2和控制電平三IN3和控制電平四IN4一起連接到反饋脈沖信號sgnout0，作為四個(gè)通道開關(guān)的控制輸入，控制輸出一D1和控制輸出二D2一起連接到輸出負(fù)反饋端vsa-，作為輸出到負(fù)反饋極板A2的反饋電壓，控制輸出三D3和控制輸出四D4一起連接到輸出正反饋端vsa+，作為輸出到正反饋極板A1的反饋電壓，基準(zhǔn)輸入一S1和基準(zhǔn)輸入三S3一起連接到輸入基準(zhǔn)電壓1vsaREF，為控制輸出一D1和控制輸出三D3提供基準(zhǔn)電壓，輸入基準(zhǔn)電壓1vsaREF由外部模塊的基準(zhǔn)芯片提供，基準(zhǔn)輸入二S2和基準(zhǔn)輸入三S3一起連接到U15地基準(zhǔn)GND1并一起接到地層；

當(dāng)反饋脈沖信號sgnout0為高電平+1的時(shí)候，基準(zhǔn)輸入一S1和控制輸出一D1導(dǎo)通，基準(zhǔn)輸入三S3和控制輸出三D3斷開，基準(zhǔn)輸入四S4和控制輸出四D4導(dǎo)通，基準(zhǔn)輸入二S2和控制輸出二D2斷開，從而使得控制輸出一D1有效連接到輸入基準(zhǔn)電壓1vsaREF，而控制輸出四D4有效連接到U15地基準(zhǔn)GND1，從而使得輸出負(fù)反饋端vsa-與輸入基準(zhǔn)電壓1vsaREF相連，輸出正反饋端vsa+與U15地基準(zhǔn)GND1相連，從而對質(zhì)量塊M產(chǎn)生一個(gè)由正反饋極板A1向負(fù)反饋極板A2運(yùn)動(dòng)的反饋力，同樣的，當(dāng)反饋脈沖信號sgnout0為低電平0的時(shí)候，會對質(zhì)量塊M產(chǎn)生一個(gè)由負(fù)反饋極板A2向正反饋極板A1運(yùn)動(dòng)的反饋力,并且反饋力的維持時(shí)間都為一個(gè)采樣周期的時(shí)間，從而實(shí)現(xiàn)對陀螺反饋極板的脈沖密度反饋。

本發(fā)明以硅微陀螺高階帶通Sigma-Delta調(diào)制器SDM為研究對象，重點(diǎn)研究Sigma-Delta調(diào)制器在陀螺閉環(huán)檢測中的應(yīng)用，在FPGA中實(shí)現(xiàn)環(huán)路諧振器，一位量化等數(shù)字處理功能，使得參數(shù)可以在線修改，為硅微陀螺檢測回路的ASIC化、批量化生產(chǎn)提供方法和技術(shù)基礎(chǔ)。

下面結(jié)合實(shí)施例對本發(fā)明做進(jìn)一步詳細(xì)的描述。

實(shí)施例

結(jié)合圖1，本發(fā)明利用了Sigma-Delta調(diào)制器的結(jié)構(gòu)原理來設(shè)計(jì)以上的閉環(huán)檢測電路，如圖2所示，Sigma-Delta調(diào)制器由環(huán)路內(nèi)的積分器Hf，量化器組成，量化器的輸入模型由圖中的e[n]來代替，表示其引起的量化噪聲；SDM的階數(shù)由積分器的個(gè)數(shù)決定，積分器個(gè)數(shù)越多，噪聲抑制性能越好，但相反會導(dǎo)致系統(tǒng)的穩(wěn)定性變差。其中Hf代表了多個(gè)積分器結(jié)構(gòu)；SDM相對于采樣器的優(yōu)點(diǎn)就是可以通過環(huán)路結(jié)構(gòu)來實(shí)現(xiàn)量化噪聲和輸入信號通過不同的傳遞函數(shù)，從而使得噪聲得到整形，而原有的有用信號得到保留。

本發(fā)明采用的是一個(gè)四階積分器的SDM結(jié)構(gòu)，如圖3所示，其中前兩階積分器由陀螺敏感機(jī)械結(jié)構(gòu)1代替，后兩階的結(jié)構(gòu)在FPGA中實(shí)現(xiàn)，中間利用模數(shù)轉(zhuǎn)換器(ADC)4實(shí)現(xiàn)由模擬信號到數(shù)字信號的轉(zhuǎn)換。

本發(fā)明陀螺敏感機(jī)械結(jié)構(gòu)的功能示意圖如圖4所示，中間極板為運(yùn)動(dòng)質(zhì)量塊，A1，A2，S1，S2分別是固定極板；左邊的S1和S2為檢測輸出，由疊加力引起質(zhì)量塊的位移y，這里是一個(gè)二階的二階質(zhì)量-彈簧-阻尼系統(tǒng)，其敏感模態(tài)的傳遞函數(shù)可以表示為:m_y是質(zhì)量塊的質(zhì)量；w_d是敏感模態(tài)的諧振頻率，每個(gè)陀螺都不一樣，本發(fā)明中陀螺諧振頻率大致為6.3K，所以后面輸出差分電流is-，is+的頻率和w_d一樣，也都為6.3K左右；Q_y是品質(zhì)因數(shù)，三個(gè)參數(shù)都是陀螺的機(jī)械參數(shù)有；位移y引起電容的變化，然后最終在上下極板S1和S2產(chǎn)生差分電流輸出is-，is+，轉(zhuǎn)換關(guān)系為其中VS為極板之間的預(yù)置電壓，由后面的放大電路提供，這邊給的預(yù)置電壓為REF10V，是常數(shù)，即為位移對時(shí)間的求導(dǎo)，所以這邊會有一個(gè)+90°的相移；然后經(jīng)過跨電容前置運(yùn)放電路3將其信號進(jìn)行放大以及轉(zhuǎn)化為電壓信號，送入到模數(shù)轉(zhuǎn)換器(ADC)4進(jìn)行采樣；右邊的極板A1，A2為反饋極板，送入由后面的一位量化6后，經(jīng)過一位DAC環(huán)節(jié)7的反饋脈沖電壓信號。

上述跨電容前置運(yùn)放電路3在實(shí)施過程中，考慮到由于是閉環(huán)反饋檢測，導(dǎo)致陀螺檢測輸出變得很小，所以采用兩級放大電路，如圖5所示；考慮到失調(diào)電壓，共模抑制比等因素，這邊選用的放大器型號是AD8642；第一級放大電路采用跨電容放大，使得相位改變-90°，正好彌補(bǔ)上一條中的+90°的相移，其中跨電容阻值大小為1pf，如圖中的C10，C13所示；由于運(yùn)算放大器工作需要一個(gè)直流偏置點(diǎn)，所以需要并聯(lián)一個(gè)電阻，即為圖中的R7，R14，而且要使得第一級放大工作特性與積分器(相位改變-90°)等效，所以需要調(diào)整電阻值使得放大電路的截止頻率足夠小，這邊采用的參數(shù)是兩個(gè)500M的電阻值R7，R14，截止頻率為318HZ，遠(yuǎn)小于信號的頻率6.3KHZ；REF10V即為上一條中提到的預(yù)置電壓，可以通過R10&R11來調(diào)節(jié)實(shí)際的預(yù)置電壓值；第一級放大之后會有一定的直流偏置誤差，所以后面加了兩對RC電路(C11&R12，C12&R13)進(jìn)行高通濾波，濾除直流的低頻成分，保留高頻的6.3K信號；而第二級采用同相放大電路，不改變相位，通過調(diào)節(jié)R8&R9，R15&R16兩對電阻大小可以改變放大倍數(shù)；為滿足后面的ADC的采樣要求，對輸出的電壓信號加了2.5V的偏置,即為圖中的REF2V5，由基準(zhǔn)芯片ADR4525提供；而電路中的+12V，-12V都為對運(yùn)放的供電，由電源層提供供電；最終得到兩路帶2.5V偏置的差分信號VS-,VS+。

本發(fā)明中用到了模數(shù)轉(zhuǎn)換器(ADC)(4)環(huán)節(jié)，采用模數(shù)轉(zhuǎn)換芯片是AD7690，為差分輸入單端輸出的ADC，具體實(shí)現(xiàn)原理如圖6所示；R17，R18，C30，C31起可以濾掉高頻噪聲，減少ADC的數(shù)字信號對前面模擬信號的干擾，提高輸入信號質(zhì)量；兩路差分信號VS-,VS+經(jīng)過R17，R18，C30，C31之后輸入到ADC的輸入端IN-，IN+；通過數(shù)據(jù)手冊，ADC的供電置為+5V，由電源層電壓提供；參考電壓REF考慮到輸入電壓值的大小，這里設(shè)置的值為REF5V，由基準(zhǔn)芯片ADR02提供參考；VIO,SDI為提供數(shù)字電路電平電壓的輸入，這里設(shè)置成3.3V，后期與FPGA的匹配中，F(xiàn)PGA的IO口也為3.3V；與FPGA的通信方式為SPI通信，通信引腳有SCK，SDO，CNV，最后由插針J2和FPGA的IO口進(jìn)行連接；C25，C27，C28，C29皆為對輸入電壓的濾波功能。

由模數(shù)轉(zhuǎn)換器(ADC)(4)采集到檢測輸出信號，然后經(jīng)過SPI通信協(xié)議送入到FPGA中進(jìn)行數(shù)據(jù)處理；本發(fā)明采用的FPGA芯片型號是EP4CE6F17C8N，然后在FPGA中實(shí)現(xiàn)后面兩級積分器模塊(包括兩個(gè)積分器模塊)以及前饋系數(shù)a1,a2,a3,a4和反饋系數(shù)g2，如附圖3所示。

所述前饋系數(shù)a1,a2,a3,a4和反饋系數(shù)g2，由DSToolbox來獲取，DSToolbox是一種專門用于設(shè)計(jì)SDM的matlab工具箱，可以先在DSToolbox中獲得這些系數(shù)之后，然后再寫入到FPGA里面運(yùn)行。

經(jīng)過對信號的處理之后，需要進(jìn)行一位量化處理，如圖3所示，一位量化處理之后得到角速度輸出信息(10)，為1，-1的疏密相間的脈沖串，代表了環(huán)路中輸入的疊加力的信息，通過解調(diào)和標(biāo)定即可得到角速度。

上述得到的1，-1的疏密相間的脈沖串，將其用于反饋，反饋的極板如圖4所示；當(dāng)輸出為1的時(shí)候，由于是負(fù)反饋，即為反饋一個(gè)脈沖電壓到下極板A2，當(dāng)輸出為-1的時(shí)候，同理反饋一個(gè)脈沖電壓到上極板A1，動(dòng)態(tài)的反饋電壓在極板上產(chǎn)生反饋力f3，最終達(dá)到和輸入的疊加力f₁₂的平衡；從而得到的環(huán)路輸出包含了疊加力f₁₂的信息，即為包含有角速度的信息。

脈沖密度反饋是本發(fā)明中一個(gè)重要的環(huán)節(jié)，在電路實(shí)現(xiàn)中采用ADG713開關(guān)芯片來提供其反饋的基準(zhǔn)電壓，如圖7所示；ADG713是一個(gè)四路開關(guān)電路，由芯片中的IN1的電平的高低來控制D1與S1是否相連，高電平的時(shí)候，則相連，低電平，則斷開，IN4控制的功能與IN1相同，而IN2，IN3控制的功能正好相反，F(xiàn)PGA輸入為高電平的時(shí)候，D2與S2，D3與S3斷開，低電平的時(shí)候則閉合；根據(jù)芯片手冊，供電是+5V，由電路板中的電源層來提供；1,16,9,8引腳連接在一起接到FPGA一位量化之后的輸出端；14,6,5連接到地層；2，15連接在一起，為輸出負(fù)反饋端vsa-，連接到陀螺的負(fù)反饋極板A2；10,7連接在一起，為輸出正反饋端，連接到陀螺的正反饋極板A1；3,11連接在一起，對正負(fù)反饋端提供參考電壓vsaREF，由外部基準(zhǔn)芯片提供基準(zhǔn)電壓，這邊給的基準(zhǔn)是+3.3V；經(jīng)過這樣的連接之后，當(dāng)FPGA出來的是高電平+1的時(shí)候，vsaREF與vsa-相連，送入到下極板，GND與vsa-相連，送到上極板；當(dāng)FPGA出來的是低電平的時(shí)候，vsaREF與vsa+相連，送入到上極板，GND與vsa-相連，送到下極板；并且電壓維持的時(shí)間為一個(gè)采樣周期，然后等待當(dāng)下一個(gè)周期一位量化值的輸出，這樣就實(shí)現(xiàn)了對陀螺反饋極板的脈沖密度反饋。

上述反饋力f3由陀螺的反饋極板產(chǎn)生，即為由圖4中反饋極板A1，A2和中間極板組成的反饋結(jié)構(gòu)來實(shí)現(xiàn)；在某一個(gè)周期內(nèi)，由于vsaREF不變，上下反饋極板的反饋電壓也不變，所以會產(chǎn)生不變的一個(gè)反饋力，其值大小與反饋系數(shù)成正比，方向與vsaREF作用的極板位置相關(guān)，作用在下極板的時(shí)候，則方向向下，作用在上極板的時(shí)候，方向向上；所以最終一位量化的不同輸出產(chǎn)生疏密相間的反饋電壓作用到反饋極板上，并產(chǎn)生脈沖密度反饋形式的反饋力，達(dá)到和檢測極板的疊加力f₁₂的力平衡；

經(jīng)過脈沖密度反饋，達(dá)到整個(gè)系統(tǒng)的力平衡，最終達(dá)到力反饋閉環(huán)檢測的目的，得到一位量化出來1，-1疏密相間的角速度信息。

本發(fā)明的閉環(huán)檢測電路可以有效消除由于機(jī)械加工誤差帶來的檢測誤差，消除檢測輸出對陀螺加工誤差的敏感度；提高整個(gè)檢測環(huán)路的帶寬；可以有效地對后面的一位量化環(huán)節(jié)進(jìn)行噪聲整形，提高整個(gè)檢測環(huán)路的信噪比；最后輸出為包含有陀螺角速度信息的疏密相間的脈沖串。