采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法
【專利摘要】本發(fā)明公開了采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，涉及集成電路制造工藝領(lǐng)域。該方法為：提供一用于前段工藝制程的掩膜板；將一測試硅片按照所述前段工藝制程進(jìn)行流片；當(dāng)所述前段工藝制程進(jìn)行至多晶硅刻蝕工藝完成后，形成一電容襯度測試結(jié)構(gòu)；將所述電容襯度測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置；采用所述電子束檢測儀對刻蝕后的所述電容襯度測試結(jié)構(gòu)進(jìn)行電子束缺陷檢測，判斷所述電容襯度測試結(jié)構(gòu)是否存在橋連，若是則存在缺陷，若否則所述電容襯度測試結(jié)構(gòu)不存在缺陷。采用該方法能夠及時發(fā)現(xiàn)在線缺陷，為研發(fā)階段良率提升提供數(shù)據(jù)參考，縮短研發(fā)周期；為產(chǎn)品提供監(jiān)控手段，縮短影響區(qū)間，為產(chǎn)品良率提供保障。
【專利說明】采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及集成電路制造工藝領(lǐng)域，尤其涉及多晶硅底部橋連缺陷的檢測。
【背景技術(shù)】
[0002]隨著集成電路工藝的發(fā)展以及關(guān)鍵尺寸按比例縮小，能夠在線及時檢測到極限尺寸的缺陷對良率提升至關(guān)重要，為此半導(dǎo)體制造采用多種檢測方法，例如:暗場掃描、亮場掃描和電子束(E-beam)掃描等。然而并非所有缺陷均能被檢測到，例如處于極限尺寸的多晶硅柵極刻蝕殘留缺陷A就不容易被檢測出來，如圖1a和圖1b所示。
[0003]其原因在于，該類缺陷的尺寸與厚度超出了光學(xué)檢測的能力范圍，且沒有電壓襯度的差異，其與背景的二次電子信號差異非常弱，很難被電子束檢測儀檢測到。但對于產(chǎn)品的良率而言，此種缺陷為絕對的殺手缺陷之一。目前針對此種缺陷，通常需要在工藝結(jié)束后的電性測試才能有所反應(yīng)，但這大大增加了在線分析的難度。如如圖1a為工藝結(jié)束后的電性測試失效的分布圖，圖1b為典型的刻蝕缺陷。
[0004]中國專利(CN103346076A)公開了改善柵氧有源區(qū)缺陷的方法，該在襯底上生長柵氧化層；在柵氧化層上淀積多晶硅層；進(jìn)行N型多晶硅柵預(yù)摻雜；在多晶硅層上形成包括PEOX層和03TE0S層的疊層的多晶娃柵掩模層；在多晶娃柵掩模層上形成抗反射層；在抗反射層上形成光刻膠，并利用光刻膠刻蝕多晶硅層以形成多晶硅柵。
[0005]該專利供了一種能夠在多晶硅柵結(jié)構(gòu)的制作過程中防止有源區(qū)產(chǎn)生缺陷的改善柵氧有源區(qū)缺陷的方法。但并沒有解決處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題。
[0006]中國專利(CN102420116B)公開了消除柵極凹形缺陷的方法，其中，在基底上自下而上依次生成第一氧化層、多晶硅層、第二氧化層、氮化硅層、無定形碳層；刻蝕氮化硅層及無定形碳層形成由氮化硅及無定形碳構(gòu)成的掩膜，以掩膜作為硬掩模對多晶硅層、第二氧化層進(jìn)行刻蝕，形成柵極及位于柵極之上的部分第二氧化層；之后在柵極的兩側(cè)生長側(cè)壁氧化層；清除基底表面的第一氧化層并僅保留位于柵極下方的柵氧化物層；在基底上生長一層娃層；去除氮化娃層。
[0007]該專利解決了現(xiàn)有技術(shù)中半導(dǎo)體器件中存在凹形缺陷導(dǎo)致器件性能下降的問題，通過在多晶硅層以及多晶硅下的基底增加保護(hù)層實(shí)現(xiàn)避免柵極凹形缺陷。但并沒有解決處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題。

【發(fā)明內(nèi)容】

[0008]本發(fā)明為解決目前處于極限尺寸的多晶硅柵極刻蝕殘留缺陷不容易被檢測出來的問題，從而提供采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法的技術(shù)方案。
[0009]發(fā)明所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，包括下述步驟:
[0010]步驟1.提供一用于前段工藝制程的掩膜板；[0011]步驟2.將一測試硅片按照所述前段工藝制程進(jìn)行流片；
[0012]步驟3.當(dāng)所述前段工藝制程進(jìn)行至多晶硅刻蝕工藝完成后，形成一電容襯度測試結(jié)構(gòu)；
[0013]步驟4.將所述電容襯度測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置；
[0014]步驟5.采用所述電子束檢測儀對刻蝕后的所述電容襯度測試結(jié)構(gòu)進(jìn)行電子束缺陷檢測，判斷所述電容襯度測試結(jié)構(gòu)是否存在橋連，若是則存在缺陷，若否則所述電容襯度測試結(jié)構(gòu)不存在缺陷。
[0015]優(yōu)選的，步驟3所述電容襯度測試結(jié)構(gòu)包括:第一多晶硅、第二多晶硅、柵氧化層、第二有源區(qū)和兩個第一有源區(qū)。
[0016]優(yōu)選的，所述電容襯度測試結(jié)構(gòu)的線間距離與監(jiān)控產(chǎn)品的多晶硅柵極的線間距離相同，所述電容襯度測試結(jié)構(gòu)的有源區(qū)結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的有源區(qū)結(jié)構(gòu)相同。
[0017]優(yōu)選的，兩個所述第一有源區(qū)之間等距離設(shè)置有所述第二有源區(qū)，所述柵氧化層設(shè)置于所述第一有源區(qū)和所述第二有源區(qū)表面；
[0018]每個所述第一多晶硅等距離設(shè)置于所述柵氧化層表面，且橫跨兩個所述第一有源區(qū)，所述第一多晶硅垂直于所述第一有源區(qū)；
[0019]每兩個所述第一多晶硅之間等距離的設(shè)置有所述第二多晶硅；
[0020]所述第二多晶硅設(shè)置于所述柵氧化層表面，所述第二多晶硅位于兩個所述第一有源區(qū)之間在所述第二有源區(qū)上，且第二多晶的長度小于所述兩個所述第一有源區(qū)之間的寬度。
[0021]優(yōu)選的，所述電容襯度測試結(jié)構(gòu)還包括:隔離層，所述隔離層設(shè)置于所述第一有源區(qū)與所述第二有源區(qū)之間。
[0022]優(yōu)選的，所述第一多晶硅與兩個所述第一有源區(qū)重合的面積大于所述第一多晶硅橫截面積的50%。
[0023]優(yōu)選的，所述第二多晶硅與所述第二有源區(qū)重合的面積小于所述第二多晶硅橫截面積的10%。
[0024]優(yōu)選的，步驟4所述測試位置為切割道的位置。
[0025]本發(fā)明的有益效果:
[0026]本發(fā)明通過建立電容襯度測試結(jié)構(gòu)，采用電子束檢測儀對該結(jié)構(gòu)和待檢測多晶硅柵極進(jìn)行檢測，由于此類缺陷對特殊結(jié)構(gòu)敏感，電子束檢測儀對材質(zhì)表面結(jié)構(gòu)的敏感度很高，同時待檢測多晶硅柵極中的多晶硅結(jié)構(gòu)有所差異，連接電容襯度測試結(jié)構(gòu)的多晶硅在正電勢條件下，將更難以達(dá)到表面電勢平衡，從而在掃描條件下會產(chǎn)生與常規(guī)多晶硅的影像差異，存在橋連。采用該方法能夠及時發(fā)現(xiàn)在線缺陷，為研發(fā)階段良率提升提供數(shù)據(jù)參考，縮短研發(fā)周期；為產(chǎn)品提供監(jiān)控手段，縮短影響區(qū)間，為產(chǎn)品良率提供保障。
【專利附圖】

【附圖說明】
[0027]圖1a為電性測試失效的分布圖；
[0028]圖1b為電性測試失效的刻蝕缺陷圖；
[0029]圖2為本發(fā)明所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法流程圖；[0030]圖3為電容襯度測試結(jié)構(gòu)示意圖；
[0031]圖4a為電容襯度測試結(jié)構(gòu)中第一多晶硅與有源區(qū)連接的剖面示意圖；
[0032]圖4b為電容襯度測試結(jié)構(gòu)第二多晶硅與有源區(qū)連接的剖面示意圖；
[0033]圖5a為電容襯度測試結(jié)構(gòu)中第一多晶娃進(jìn)電子束掃描時電荷分布不意圖；
[0034]圖5b為電容襯度測試結(jié)構(gòu)中第二多晶硅進(jìn)電子束掃描時電荷分布示意圖；
[0035]圖6為電容襯度測試結(jié)構(gòu)存在多晶硅橋連的結(jié)構(gòu)示意圖；
[0036]附圖中:1.第一多晶硅；2.第二多晶硅；3.第一有源區(qū)；4.第二有源區(qū)；5.柵氧化層；6.隔離層；A.刻蝕殘留缺陷；B.橋連。
【具體實(shí)施方式】
[0037]下面結(jié)合附圖和具體實(shí)施例對本發(fā)明作進(jìn)一步說明，但不作為本發(fā)明的限定。
[0038]如圖2所示，本發(fā)明提供采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，包括下述步驟:
[0039]以55納米邏輯產(chǎn)品建立電容襯度測試結(jié)構(gòu)為例:
[0040]步驟1.提供一用于前段工藝制程的掩膜板；
[0041]步驟2.將一測試硅片按照所述前段工藝制程進(jìn)行流片；
[0042]步驟3.當(dāng)所述前段工藝制程進(jìn)行至多晶硅刻蝕工藝完成后，形成一電容襯度測試結(jié)構(gòu)；該電容襯度測試結(jié)構(gòu)為根據(jù)待檢測多晶硅柵極表面材質(zhì)結(jié)構(gòu)的敏感特性建立的測試結(jié)構(gòu)(如圖3、圖4a和圖4b所示)；
[0043]步驟4.將所述電容襯度測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置；
[0044]步驟5.采用所述電子束檢測儀對刻蝕后的所述電容襯度測試結(jié)構(gòu)進(jìn)行電子束缺陷檢測，判斷所述電容襯度測試結(jié)構(gòu)是否存在橋連B，若是則存在缺陷，若否則所述電容襯度測試結(jié)構(gòu)不存在缺陷。
[0045]本實(shí)施例中采用的電子束檢測儀參數(shù)調(diào)節(jié)關(guān)鍵在于調(diào)整電子束作用于電容襯度測試結(jié)構(gòu)表面的時間，其中一種實(shí)現(xiàn)方法如下:著陸電壓能量:1000eV，電流:30nA，像素尺寸:60nmo
[0046]本發(fā)明的原理為，利用此類缺陷對特殊結(jié)構(gòu)敏感的特性，可以將相鄰的多晶硅聯(lián)通，以及電子束檢測儀對表面材質(zhì)結(jié)構(gòu)敏感的特性，建立電容襯度測試結(jié)構(gòu)，通過電子束檢測儀進(jìn)行檢查。此類缺陷對特殊結(jié)構(gòu)敏感，即此類缺陷在某種特定位置更容易產(chǎn)生，由于此位置為窄的有源區(qū)與多晶硅形成的溝槽的結(jié)合處，而且多晶硅溝槽在此位置最小，此種結(jié)構(gòu)由于有源區(qū)與隔離層6之間的高低差較其他位置更大，從而導(dǎo)致后續(xù)的抗反射層的厚度更大，最終更容易產(chǎn)生刻蝕的缺陷。該方法能夠及時有效地檢測在線產(chǎn)品的缺陷問題，減少產(chǎn)品影響。
[0047]在優(yōu)選的實(shí)施例中，電容襯度測試結(jié)構(gòu)包括:第一多晶硅1、第二多晶硅2、柵氧化層5、第二有源區(qū)4和兩個第一有源區(qū)3。
[0048]在優(yōu)選的實(shí)施例中，電容襯度測試結(jié)構(gòu)的線間距離與監(jiān)控產(chǎn)品的多晶硅柵極的線間距離相同，電容襯度測試結(jié)構(gòu)的有源區(qū)結(jié)構(gòu)與監(jiān)控產(chǎn)品的有源區(qū)結(jié)構(gòu)相同。
[0049]在優(yōu)選的實(shí)施例中，如圖3至圖4所示，兩個第一有源區(qū)3之間等距離設(shè)置有第二有源區(qū)4，柵氧化層5設(shè)置于第一有源區(qū)3和第二有源區(qū)4表面；[0050]每個第一多晶硅I等距離設(shè)置于柵氧化層5表面，且橫跨兩個第一有源區(qū)3，第一多晶娃I垂直于第一有源區(qū)3 ；
[0051]每兩個第一多晶硅I之間等距離的設(shè)置有第二多晶硅2 ；
[0052]第二多晶硅2設(shè)置于柵氧化層5表面，第二多晶硅2位于兩個第一有源區(qū)3之間在第二有源區(qū)4上，且第二多晶的長度小于兩個第一有源區(qū)3之間的寬度(如圖3所示)。
[0053]本實(shí)施方式中采用電子束檢測儀對刻蝕后的電容襯度測試結(jié)構(gòu)進(jìn)行電子束缺陷檢測，多晶硅(第一多晶硅I和第二多晶硅2)中與有源區(qū)(第一有源區(qū)3和第二有源區(qū)4)相連接的部分將產(chǎn)生電容的效果，與有源區(qū)連接部分較多的第一多晶硅1，由于電容面積較大，表面能夠集聚的電荷會更多，相反，第二多晶硅2表面集聚的電荷較少，從而產(chǎn)生影像亮暗的差異，如圖5a和圖5b所示。而多晶硅與有源區(qū)連接多少導(dǎo)致的電容差異，被稱作電容襯度。本實(shí)施例中第一多晶硅I和第二多晶硅2之間的電容差異大于80%。當(dāng)存在多晶娃橋連B缺陷時，原本表現(xiàn)為暗的多晶娃將與売的多晶娃聯(lián)通，從而有更多電荷從表面逸出，從而改變多晶硅在電子束檢測儀下的影像結(jié)果，如圖6所示。最終被檢測出來。
[0054]在優(yōu)選的實(shí)施例中，電容襯度測試結(jié)構(gòu)還包括:隔離層6，隔離層6設(shè)置于第一有源區(qū)3與第二有源區(qū)4之間。
[0055]在優(yōu)選的實(shí)施例中,第一多晶娃I與兩個第一有源區(qū)3重合的面積大于第一多晶娃I橫截面積的50%,該橫截面積為如圖3第一多晶娃I的面積。
[0056]在優(yōu)選的實(shí)施例中，第二多晶硅2與第二有源區(qū)4重合的面積小于第二多晶硅2橫截面積的10%,該橫截面積為如圖3第二多晶硅2的面積。
[0057]在優(yōu)選的實(shí)施例中，步驟4的測試位置為不影響正常功能的空閑區(qū)，如切割道的位置。
[0058]以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識到凡運(yùn)用本發(fā)明說明書及圖示內(nèi)容所作出的等同替換和顯而易見的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，包括下述步驟: 步驟1.提供一用于前段工藝制程的掩膜板； 步驟2.將一測試硅片按照所述前段工藝制程進(jìn)行流片； 步驟3.當(dāng)所述前段工藝制程進(jìn)行至多晶硅刻蝕工藝完成后，形成一電容襯度測試結(jié)構(gòu)； 步驟4.將所述電容襯度測試結(jié)構(gòu)放置于電子束檢測儀的監(jiān)控產(chǎn)品測試位置； 步驟5.采用所述電子束檢測儀對刻蝕后的所述電容襯度測試結(jié)構(gòu)進(jìn)行電子束缺陷檢測，判斷所述電容襯度測試結(jié)構(gòu)是否存在橋連，若是則存在缺陷，若否則所述電容襯度測試結(jié)構(gòu)不存在缺陷。
2.如權(quán)利要求1所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，步驟3所述電容襯度測試結(jié)構(gòu)包括:第一多晶硅、第二多晶硅、柵氧化層、第二有源區(qū)和兩個第一有源區(qū)。
3.如權(quán)利要求2所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，所述電容襯度測試結(jié)構(gòu)的線間距離與監(jiān)控產(chǎn)品的多晶硅柵極的線間距離相同，所述電容襯度測試結(jié)構(gòu)的有源區(qū)結(jié)構(gòu)與所述監(jiān)控產(chǎn)品的有源區(qū)結(jié)構(gòu)相同。
4.如權(quán)利要求2所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，兩個所述第一有源區(qū)之間等距離設(shè)置有所述第二有源區(qū)，所述柵氧化層設(shè)置于所述第一有源區(qū)和所述第二有源區(qū)表面； 每個所述第一多晶硅等距離設(shè)置于所述柵氧化層表面，且橫跨兩個所述第一有源區(qū)，所述第一多晶硅垂直于所述第一有源區(qū)； 每兩個所述第一多晶硅之間等距離的設(shè)置有所述第二多晶硅； 所述第二多晶硅設(shè)置于所述柵氧化層表面，所述第二多晶硅位于兩個所述第一有源區(qū)之間在所述第二有源區(qū)上，且第二多晶的長度小于所述兩個所述第一有源區(qū)之間的寬度。
5.如權(quán)利要求2所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，所述電容襯度測試結(jié)構(gòu)還包括:隔離層，所述隔離層設(shè)置于所述第一有源區(qū)與所述第二有源區(qū)之間。
6.如權(quán)利要求2所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，所述第一多晶硅與兩個所述第一有源區(qū)重合的面積大于所述第一多晶硅橫截面積的50%。
7.如權(quán)利要求2所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，所述第二多晶硅與所述第二有源區(qū)重合的面積小于所述第二多晶硅橫截面積的10%。
8.如權(quán)利要求1所述采用電容襯度測試結(jié)構(gòu)檢測多晶硅底部橋連缺陷的方法，其特征在于，步驟4所述測試位置為切割道的位置。
【文檔編號】G01N23/225GK103904000SQ201410106602
【公開日】2014年7月2日 申請日期:2014年3月20日 優(yōu)先權(quán)日:2014年3月20日
【發(fā)明者】范榮偉, 龍吟, 倪棋梁, 陳宏璘 申請人:上海華力微電子有限公司