一種測試結(jié)構(gòu)及測試方法
【專利摘要】本發(fā)明提供一種測試結(jié)構(gòu)及測試方法，涉及半導(dǎo)體【技術(shù)領(lǐng)域】。本法提供的測試結(jié)構(gòu)包括N個并聯(lián)的CMOS反相器，每個所述CMOS反相器包括PMOS和NMOS；其中，每個所述CMOS反相器的輸入端與輸出端相連；并且，N為大于等于2的自然數(shù)。本發(fā)明的測試結(jié)構(gòu)，通過將N個CMOS反相器（Inverter）并聯(lián)，并將每個CMOS反相器的輸入端與輸出端相連作為測試結(jié)構(gòu)，可以快速分析各CMOS反相器中的PMOS或NMOS的閾值電壓的差異，進而快速分析半導(dǎo)體器件的失配情況。本發(fā)明的測試方法，使用上述測試結(jié)構(gòu)實現(xiàn)，因此也可以快速分析各CMOS反相器中的PMOS或NMOS的閾值電壓的差異，進而快速分析半導(dǎo)體器件的失配情況。
【專利說明】一種測試結(jié)構(gòu)及測試方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，具體而言涉及一種測試結(jié)構(gòu)及測試方法。

【背景技術(shù)】
[0002] 在半導(dǎo)體【技術(shù)領(lǐng)域】中，隨著半導(dǎo)體制造工藝的不斷發(fā)展，器件的尺寸在不斷縮小。 而CMOS器件尺寸的不斷縮小，增強了普通電路(指半導(dǎo)體器件中的具體器件，比如NM0S或 PM0S等）對裸晶內(nèi)變化（within die variation)、局部失配（local mismatch)、冗余布局 效應(yīng)（dummy layout effect)以及布局臨近效應(yīng)（layout proximity effect ;LPE)等的敏 感度。隨著器件物理尺寸的減小和工作電壓的減小，上述的包括裸晶內(nèi)變化在內(nèi)的各種變 化對半導(dǎo)體器件的影響變得越來越嚴重。因此，在半導(dǎo)體器件的生產(chǎn)過程中，越來越多的測 試結(jié)構(gòu)（testkey)需要被設(shè)計，而且大量的測試需要被實施，這些都是非常耗時的，而且是 實際生產(chǎn)中所不希望發(fā)生的。
[0003] 在現(xiàn)有技術(shù)中，通常使用簡單配對（simple-pair)的M0S器件（S卩，晶體管）作為 測試結(jié)構(gòu)，來完成對半導(dǎo)體器件(主要指M0SFET器件）的失配（mismatch)情況的測試(簡 稱"失配測試")。如圖1所示，現(xiàn)有技術(shù)中的測試結(jié)構(gòu)包括兩個間隔一定距離并列設(shè)置且彼 此獨立的M0S器件，即第一晶體管101和第二晶體管102。為了完成對半導(dǎo)體器件的失配 (mismatch)情況的測試，往往必須設(shè)置大量的上述測試結(jié)構(gòu)，因此會導(dǎo)致在Id-Vg曲線的 測試過程中測試負載非常大。而且，測試過程也將非常耗時。隨著半導(dǎo)體制造工藝的技術(shù) 節(jié)點不斷減小(例如，技術(shù)節(jié)點發(fā)展到28nm及以下的先進技術(shù)節(jié)點)，半導(dǎo)體器件的工作電 壓不斷減小，如果測試負載過大，將無法完成對半導(dǎo)體器件的失配測試。也就是說，現(xiàn)有技 術(shù)中的以簡單配對的M0S器件作為測試結(jié)構(gòu)進行失配測試的方法，將無法滿足對采用先進 技術(shù)節(jié)點（比如28nm以及以下技術(shù)節(jié)點）制造的半導(dǎo)體器件進行失配測試的要求。
[0004] 因此，有必要提出一種新的測試結(jié)構(gòu)及測試方法，以解決現(xiàn)有技術(shù)中出現(xiàn)的上述 問題。


【發(fā)明內(nèi)容】

[0005] 針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種用于半導(dǎo)體器件的失配測試的測試結(jié)構(gòu)及 測試方法。
[0006] -方面，本發(fā)明實施例提供一種測試結(jié)構(gòu)，該測試結(jié)構(gòu)包括N個并聯(lián)的CMOS反相 器，每個所述CMOS反相器包括PM0S和NM0S ;其中，每個所述CMOS反相器的輸入端與輸出 端相連；并且，N為大于等于2的自然數(shù)。
[0007] 其中，在每個所述CMOS反相器中，PM0S的柵極與NM0S的柵極相連作為所述CMOS 反相器的輸入端，PM0S的漏極與NM0S的源極相連作為反相器的輸出端。
[0008] 其中，各所述CMOS反相器的PM0S的源極相連，用于施加工作電壓；各所述CMOS反 相器的NM0S的漏極用于接地。
[0009] 其中，在所述測試結(jié)構(gòu)中，各所述CMOS反相器中的PM0S和/或NM0S的布局不同。
[0010] 其中，各所述CMOS反相器中的PM0S的布局相同，NM0S的布局不同；或者，各所述 CMOS反相器中的NM0S的布局相同，PM0S的布局不同。
[0011] 其中，在所述測試結(jié)構(gòu)中，所述N個CMOS反相器中的一個在半導(dǎo)體器件失配測試 時作為其他CMOS反相器的參考CMOS反相器。
[0012] 另一方面，本發(fā)明實施例提供一種測試方法，所述方法包括：
[0013] 步驟S101 :提供包括權(quán)利要求1至6任一項所述的測試結(jié)構(gòu)的半導(dǎo)體器件；
[0014] 步驟S102 :將所述N個CMOS反相器的PM0S的源極連接至工作電壓，并將所述N個 CMOS反相器的NM0S的漏極接地；
[0015] 步驟S103 :測量各個所述CMOS反相器的輸出電壓；
[0016] 步驟S104 :根據(jù)各個所述CMOS反相器的所述輸出電壓，分析所述半導(dǎo)體器件的失 配情況。
[0017] 其中，所述半導(dǎo)體器件的失配情況是指半導(dǎo)體器件中的PM0S或NM0S的布局差異， 包括：裸晶內(nèi)變化、局部失配、冗余布局效應(yīng)和布局臨近效應(yīng)等。
[0018] 本發(fā)明實施例的測試結(jié)構(gòu)，通過將N個CMOS反相器（Inverter)并聯(lián)，并將每個 CMOS反相器的輸入端與輸出端相連作為測試結(jié)構(gòu)，可以快速分析各CMOS反相器中的PM0S 或NM0S的閾值電壓的差異，進而快速分析半導(dǎo)體器件的失配情況。本發(fā)明實施例的測試方 法，通過使用上述測試結(jié)構(gòu)，可以快速分析各CMOS反相器中的PM0S或NM0S的閾值電壓的 差異，進而快速分析半導(dǎo)體器件的失配情況。

【專利附圖】

【附圖說明】
[0019] 本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā) 明的實施例及其描述，用來解釋本發(fā)明的原理。
[0020] 附圖中：
[0021] 圖1為現(xiàn)有技術(shù)中用于半導(dǎo)體器件失配測試的測試結(jié)構(gòu)的示意圖；
[0022] 圖2為本發(fā)明實施例提出的一種用于半導(dǎo)體器件失配測試的測試結(jié)構(gòu)的示意圖；
[0023] 圖3為本發(fā)明實施例提出的一種半導(dǎo)體器件失配的測試方法的示意性原理圖。

【具體實施方式】
[0024] 在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然 而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以 實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進 行描述。
[0025] 為了徹底理解本發(fā)明，將在下列的描述中提出詳細的結(jié)構(gòu)和步驟，以便闡釋本發(fā) 明提出的測試結(jié)構(gòu)及測試方法。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所 熟習(xí)的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還 可以具有其他實施方式。
[0026] 應(yīng)當理解的是，當在本說明書中使用術(shù)語"包含"和/或"包括"時，其指明存在所 述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整 體、步驟、操作、元件、組件和/或它們的組合。
[0027] 下面，參照圖2和圖3來描述本發(fā)明實施例提出的測試結(jié)構(gòu)及測試方法。圖2為 本發(fā)明實施例的一種用于半導(dǎo)體器件失配測試的測試結(jié)構(gòu)的示意圖；圖3為本發(fā)明實施例 提出的一種半導(dǎo)體器件失配的測試方法的示意性原理圖。
[0028] 本發(fā)明實施例提供一種新的用于半導(dǎo)體器件失配（mismatch)測試的測試結(jié)構(gòu)，該 測試結(jié)構(gòu)相對于現(xiàn)有技術(shù)中的簡單配對的M0S器件構(gòu)成的測試結(jié)構(gòu)，不需大量設(shè)置即可完 成對半導(dǎo)體器件失配的測試。并且，不需要過大的測試負載。因此，本發(fā)明實施例提出的新 的用于半導(dǎo)體器件失配（mismatch)測試的測試結(jié)構(gòu)，可以應(yīng)用于包括先進技術(shù)節(jié)點在內(nèi)的 各個技術(shù)節(jié)點的半導(dǎo)體器件的失配測試。
[0029] 圖2示出了本發(fā)明實施例的一種用于半導(dǎo)體器件失配測試的示例性的測試結(jié)構(gòu)。 如圖2所示，本發(fā)明實施例的測試結(jié)構(gòu)包括N個并聯(lián)的CMOS反相器（Inverter)，依次為第 一反相器II、第二反相器12……第N反相器In ;其中，N > 2,且N為自然數(shù)。其中，每個 CMOS反相器的結(jié)構(gòu)與現(xiàn)有技術(shù)中的CMOS反相器的結(jié)構(gòu)相同，S卩，每個CMOS反相器包括一個 PM0S和一個NM0S，PM0S的柵極與NM0S的柵極相連作為反相器的輸入端（Vin )，PM0S的漏極 與NM0S的源極相連作為反相器的輸出端，PM0S的源極用于接工作電壓（Vdd)，NM0S的漏極 用于接地（GND)。關(guān)于CMOS反相器的具體結(jié)構(gòu)和原理，此處不再贅述。在本發(fā)明實施例中， 每個CMOS反相器的輸入端與輸出端相連，使得在工作時每個CMOS反相器的輸入電壓（Vin) 均等于其輸出電壓（Vout)。在本發(fā)明實施例中，將第一反相器II、第二反相器12……第N 反相器In的輸入電壓（S卩，輸出電壓）依次記作VI、V2……Vn。在本發(fā)明實施例中，不同的 CMOS反相器之間的PM0S和/或NM0S的布局（layout)不同，以便于測試不同的CMOS反相器 之間的PM0S或NM0S的閾值電壓（Vt)的差異。本領(lǐng)域的技術(shù)人員可以理解，在半導(dǎo)體技術(shù)領(lǐng) 域中，布局（layout)，主要是指半導(dǎo)體器件（1C)的各組成部分(例如NM0S或PM0S等不同器 件，或包括多個器件的不同區(qū)域）的設(shè)置情況以及各組成部分自身的設(shè)置情況。其中，布局 不同（layout splits)，也稱布局差異，主要是指半導(dǎo)體器件的不同區(qū)域(該區(qū)域內(nèi)可以包 括一個或多個M0S等器件)在距離、尺寸等方面的不同或差異；例如：不同的插塞（contact) 到柵極的距離的不同、不同的柵極到有源區(qū)（active area，AA)邊緣的距離的不同等等，均 可稱之為布局不同（layout splits)。一般而言，布局不同（layout splits)包括：裸晶內(nèi) 變化（within die variation)、局部失配（local mismatch)、冗余布局效應(yīng)（dummy layout effect)以及布局臨近效應(yīng)（layout proximity effect ;LPE)等情況。
[0030] 在設(shè)置有測試結(jié)構(gòu)的半導(dǎo)體器件中，通過測試測試結(jié)構(gòu)中各CMOS反相器的PM0S 或NM0S的閾值電壓的差異，可以分析CMOS反相器中PM0S或NM0S的布局的不同，進而分析 半導(dǎo)體器件中的除了測試結(jié)構(gòu)之外的PM0S或NM0S的布局不同（也稱"布局差異")，即分析 半導(dǎo)體器件的失配情況。
[0031] 需要解釋的是，在本發(fā)明實施例中，該測試結(jié)構(gòu)中CMOS反相器之間"并聯(lián)"，是指， 該N個CMOS反相器中的各個PM0S的源極相連(具體地，在反相器工作，即進行測試時，連接 至工作電壓Vdd)，而各個NM0S的漏極均接地，如圖2所示。
[0032] 在利用本發(fā)明實施例的測試結(jié)構(gòu)進行失配測試時，一般選定該N個CMOS反相器中 的一個(例如第一反相器II)作為參考（reference)反相器（即作為標準的反相器)，將測得 的其他反相器的情況與該參考反相器進行比較，得出其他反相器中的NM0S或PM0S的閾值 電壓與參考反相器中的NM0S或PM0S的閾值電壓的差異。一般而言，需要保證參考反相器 與待比較的反相器中的NMOS的布局相同，來比較PMOS的閾值電壓差異；或者保證參考反相 器與待比較的反相器中的PM0S的布局相同，來比較NM0S的閾值電壓差異。
[0033] 優(yōu)選的，在本發(fā)明實施例中，該N個CMOS反相器中的NM0S的布局（layout)相同， PM0S的布局（layout)存在差異?；蛘撸揘個CMOS反相器中的PM0S的布局（layout)相 同，NM0S的布局（layout)存在差異。這一設(shè)計，保證了 CMOS反相器中的某一類M0S器件 (NM0S或PM0S)的布局相同，因而在進行測試時，可以很快地測得另一類M0S器件（PM0S或 NM0S)的閾值電壓（Vt)的差異，進而快速發(fā)現(xiàn)半導(dǎo)體器件的失配情況。
[0034] 本發(fā)明實施例的半導(dǎo)體器件失配的測試方法，采用上述的測試結(jié)構(gòu)來完成。該測 試方法一般包括如下步驟：
[0035] 步驟E1 :提供包括上述測試結(jié)構(gòu)的半導(dǎo)體器件。
[0036] 步驟E2 :將所述N個CMOS反相器的PM0S的源極連接至一適當?shù)碾妷?，即工作?壓（Vdd)，并將所述N個CMOS反相器的NM0S的漏極接地（GND)。
[0037] 步驟E3 :測量各個CMOS反相器的輸出電壓（VI、V2......Vn)，也即輸入電壓。
[0038] 步驟E4 :根據(jù)各個CMOS反相器的輸出電壓的不同，分析半導(dǎo)體器件的失配情況。
[0039] 具體地，步驟E4 -般包括：根據(jù)所述輸出電壓的不同，得到各個CMOS反相器中的 PM0S(或NM0S)之間的閾值電壓的差異，進而分析得出CMOS反相器中的各PM0S之間的布局 差異；然后據(jù)此得到半導(dǎo)體器件中的除了測試結(jié)構(gòu)之外的與測試結(jié)構(gòu)中的PM0S (或NM0S) 具有相同布局的各PM0S (或NM0S)之間的布局差異，即得到了半導(dǎo)體器件的失配情況。
[0040] 本領(lǐng)域的技術(shù)人員可以理解，當測得各個CMOS反相器的輸出電壓（VI、 V2......Vn)時，由于PM0S布局的不同導(dǎo)致的不同PM0S之間的閾值電壓（Vt)的差異可以很 快被確定(針對在測試結(jié)構(gòu)中，各個CMOS反相器中NM0S布局相同、PM0S存在差異的情況)， 或者，由于NM0S布局的不同導(dǎo)致的不同NM0S之間的閾值電壓（Vt)的差異可以很快被確定 (針對在測試結(jié)構(gòu)中，各個CMOS反相器中PM0S布局相同、NM0S存在差異的情況)。而由閾 值電壓的差異，顯然可以分析得出測試結(jié)構(gòu)中的PM0S或NM0S之間的布局差異，進而分析得 到半導(dǎo)體器件的失配情況。關(guān)于如何通過閾值電壓的差異分析PM0S或NM0S之間的布局差 異，是本領(lǐng)域的常用技術(shù)手段，此處不再贅述。當然，在進行上述分析時，可以采用現(xiàn)有技術(shù) 中的各種軟件工具以及各種可行的方法，本發(fā)明實施例并不對此進行限定。
[0041] 下面，結(jié)合附圖3,以NM0S布局相同、PM0S布局存在差異的測試結(jié)構(gòu)為例，簡要介 紹本發(fā)明實施例的半導(dǎo)體器件失配的測試方法的原理。圖3示出了本發(fā)明實施例提出的一 種半導(dǎo)體器件失配的測試方法的示意性原理圖。該示例性的測試結(jié)構(gòu)中，包括4個CMOS反 相器，即第一反相器II、第二反相器12、第三反相器13和第四反相器14,并且該4個CMOS 反相器的NM0S布局相同、PM0S布局存在差異。在附圖3中，示出了第一反相器II、第二反 相器12、第三反相器13和第四反相器14的輸入輸出曲線，即Vin-Vout曲線（分別記作曲 線II、曲線12、曲線13和曲線14)，以及輸入等于輸出的曲線，即Vin=Vout曲線。其中， Vin=Vout曲線與曲線II、曲線12、曲線13和曲線14相交位置處的電壓分別記作V1、V2、V3 和V4。顯然，VI、V2、V3和V4之間的差異，即反映了第一反相器II、第二反相器12、第三反 相器13和第四反相器14中的PM0S之間的閾值電壓（Vt)的差異，亦即反映了各個PM0S的 布局（layout)的差異。其中，各CMOS反相器的輸入輸出曲線，可以通過仿真或測量得到； 而Vin=Vout曲線，貝U是一條固定的曲線，可以直接得到。
[0042] 在附圖3的示例中，以第一反相器II作為參考反相器，測得的第一反相器II、第二 反相器12、第三反相器13和第四反相器14的閾值電壓差異（Λ Vt_p，即各反相器中PM0S 的閾值電壓差異）依次分別為0、60、300、600mV。這在一定程度上反映了各CMOS反相器中 PM0S的閾值電壓（Vt)的差異，可以由此分析得到各CMOS反相器中的各PM0S的布局差異， 進而分析得到半導(dǎo)體器件的失配情況，此處不再贅述。
[0043] 當然，上述原理也適用于各個CMOS反相器中的PM0S布局相同而NM0S的布局存在 差異的情況，此處不再贅述。
[0044] 由上述原理介紹可知，各CMOS反相器的輸入輸出曲線和Vin=Vout曲線的交點的 電壓值（比如VI、V2、V3、V4)，反映了各CMOS反相器的閾值電壓的差值。而當兩個CMOS反 相器進行比較時，如果它們的NM0S布局（layout)相同，則可以反映它們的PM0S的閾值電 壓的差異，反之亦然。本領(lǐng)域的技術(shù)人員可以理解，由閾值電壓的差異，顯然可以分析得出 測試結(jié)構(gòu)中的PM0S (或NM0S)之間的布局差異，進而分析出半導(dǎo)體器件中與測試結(jié)構(gòu)中的 PM0S (或NM0S)具有相同布局的PM0S (或NM0S)之間的布局差異，即半導(dǎo)體器件的失配情 況。
[0045] 在本發(fā)明實施例的測試結(jié)構(gòu)（test key)中，由于各CMOS反相器的輸入端和輸 出端相連，因此，各CMOS反相器均工作在輸入輸出曲線和Vin=Vout曲線的交點；此時，各 CMOS反相器中的PM0S和NM0S都處于導(dǎo)通和關(guān)閉的中間狀態(tài)。因為CMOS反相器的輸入端 和輸出端相連，所以不用施加輸入電壓，只需在各CMOS反相器的PM0S的源極施加電壓Vdd， 然后測量輸入端/輸出端的電壓（VI、V2……Vn)就行了。在本發(fā)明實施例中，依據(jù)上述方 法得到的并非閾值電壓的絕對值，而是不同結(jié)構(gòu)的PM0S或NM0S的閾值電壓的差值。上述 測量所得的輸入端/輸出端的電壓（VI、V2……Vn)，反映了測試結(jié)構(gòu)中的不同的PM0S (或 NM0S)之間的布局差異，因而得到了半導(dǎo)體器件中與測試結(jié)構(gòu)中的各PM0S (或NM0S)具有 相同布局的PM0S (或NM0S)之間的布局差異，即反映了半導(dǎo)體器件的失配情況。
[0046] 顯然，本發(fā)明實施例的測試結(jié)構(gòu)，在測試時不需要施加過大的電壓，僅需施加電壓 Vdd即可完成測試。并且，本發(fā)明實施例的測試結(jié)構(gòu)，不僅可以應(yīng)用于采用普通技術(shù)節(jié)點的 半導(dǎo)體器件的失配測試，而且可以用于采用先進技術(shù)節(jié)點的半導(dǎo)體器件的失配測試。并且， 本發(fā)明實施例的測試結(jié)構(gòu)，可以快速地測量各CMOS反相器的輸出端電壓，因而可以快速地 分析各CMOS反相器中的PM0S或NM0S的閾值電壓的差異，進而快速分析半導(dǎo)體器件的失配 情況。
[0047] 本發(fā)明實施例的測試結(jié)構(gòu)，通過將N個CMOS反相器（Inverter)并聯(lián)，并將每個 CMOS反相器的輸入端與輸出端相連作為測試結(jié)構(gòu)，可以快速分析各CMOS反相器中的PM0S 或NM0S的閾值電壓的差異，進而快速分析半導(dǎo)體器件的失配情況。本發(fā)明實施例的測試方 法，通過使用上述測試結(jié)構(gòu)，可以快速分析各CMOS反相器中的PM0S或NM0S的閾值電壓的 差異，進而快速分析半導(dǎo)體器件的失配情況。
[0048] 本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當理解的是，上述實施例只是用于 舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人 員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的 變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由 附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1. 一種測試結(jié)構(gòu)，其特征在于，所述測試結(jié)構(gòu)包括N個并聯(lián)的CMOS反相器，每個所述 CMOS反相器包括PM0S和NM0S ;其中，每個所述CMOS反相器的輸入端與輸出端相連；并且， N為大于等于2的自然數(shù)。
2. 如權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于，在每個所述CMOS反相器中，PM0S的柵 極與NM0S的柵極相連作為所述CMOS反相器的輸入端，PM0S的漏極與NM0S的源極相連作 為反相器的輸出端。
3. 如權(quán)利要求1所述的測試結(jié)構(gòu)，其特征在于，各所述CMOS反相器的PM0S的源極相 連，用于施加工作電壓；各所述CMOS反相器的NM0S的漏極用于接地。
4. 如權(quán)利要求1至3任一項所述的測試結(jié)構(gòu)，其特征在于，在所述測試結(jié)構(gòu)中，各所述 CMOS反相器中的PM0S和/或NM0S的布局不同。
5. 如權(quán)利要求4所述的測試結(jié)構(gòu)，其特征在于，各所述CMOS反相器中的PM0S的布局相 同，NM0S的布局不同；或者，各所述CMOS反相器中的NM0S的布局相同，PM0S的布局不同。
6. 如權(quán)利要求1至3任一項所述的測試結(jié)構(gòu)，其特征在于，在所述測試結(jié)構(gòu)中，所述N 個CMOS反相器中的一個在半導(dǎo)體器件失配測試時作為其他CMOS反相器的參考CMOS反相 器。
7. -種測試方法，其特征在于，所述方法包括： 步驟S101 :提供包括權(quán)利要求1至6任一項所述的測試結(jié)構(gòu)的半導(dǎo)體器件； 步驟S102 :將所述N個CMOS反相器的PM0S的源極連接至工作電壓，并將所述N個CMOS 反相器的NM0S的漏極接地； 步驟S103 :測量各個所述CMOS反相器的輸出電壓； 步驟S104 :根據(jù)各個所述CMOS反相器的所述輸出電壓，分析所述半導(dǎo)體器件的失配情 況。
8. 如權(quán)利要求7所述的測試方法，其特征在于，所述半導(dǎo)體器件的失配情況是指半導(dǎo) 體器件中的PM0S或NM0S的布局差異，包括：裸晶內(nèi)變化、局部失配、冗余布局效應(yīng)和布局臨 近效應(yīng)。
【文檔編號】G01R31/26GK104124230SQ201310151381
【公開日】2014年10月29日 申請日期:2013年4月27日 優(yōu)先權(quán)日:2013年4月27日
【發(fā)明者】甘正浩, 馮軍宏 申請人:中芯國際集成電路制造(上海)有限公司