一種測試方法和測試結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種測試方法和測試結(jié)構(gòu)。
【背景技術(shù)】
[0002]在半導(dǎo)體技術(shù)領(lǐng)域中，在28nm及以下技術(shù)節(jié)點的應(yīng)用中，膜層間的交疊(overlay)問題對器件的良率和可靠性有著重大的影響。理想地，集成電路的不同膜層和/或用于圖案化的掩膜被完美地對準(zhǔn)。然而，完美對準(zhǔn)是困難的，而且?guī)缀跏遣豢赡軐崿F(xiàn)的。在半導(dǎo)體器件的制造工藝過程中，很多原因?qū)е履骋荒优c另一個膜層的對準(zhǔn)(alignment)錯誤的發(fā)生。例如，對準(zhǔn)噪聲、平臺掃描問題、透鏡扭曲以及晶圓平臺不準(zhǔn)等，都可能導(dǎo)致對準(zhǔn)錯誤的發(fā)生。
[0003]交疊(overlay)，一般是指一個圖案形成于在晶圓上已經(jīng)存在的另一個圖案之上，它會影響到圖案(尤其后形成的圖案)位置的準(zhǔn)確度。在傳統(tǒng)的單次曝光光刻工藝中，交疊(overlay)錯誤發(fā)生在不同膜層的圖案之間。這樣的交疊錯誤將會被有效地傳遞到關(guān)鍵尺寸(⑶)變量，而關(guān)鍵尺寸(⑶)變量會改變器件和布線的電學(xué)特性。在這種情況下，通過設(shè)計規(guī)則無法減輕這一變量問題；而且由于關(guān)鍵尺寸的預(yù)算已經(jīng)非常小(國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)估計的預(yù)算為最小特征尺寸的7%)，交疊問題必須得到良好地控制。如何滿足對交疊控制的需求，被視為應(yīng)用28nm及以下工藝節(jié)點技術(shù)的重大挑戰(zhàn)之一。
[0004]由于設(shè)計規(guī)則(DR)縮減(shrink),對連續(xù)的晶圓級特征(features)和單一水平的獨立特征的對準(zhǔn)(例如:交疊和間距)的準(zhǔn)確度的要求不斷增長。為滿足這些要求，需要對交疊(overlay)和間距(spacing)進(jìn)行監(jiān)測和控制。現(xiàn)有技術(shù)中存在著各種用于對不同圖案之間是否存在交疊進(jìn)行檢測的電學(xué)測試結(jié)構(gòu)和方法，其中，電阻和范德堡橋(Resistiveand van der Pauw bridges)是一種常用的方法。在該方法中，為測試圖案是否對準(zhǔn),需要形成橋(bridge)的元素。橋的結(jié)構(gòu)被設(shè)計成當(dāng)圖案間精確對準(zhǔn)時，測試的結(jié)果為空(null)。例如:當(dāng)被比較的特征(指圖案)上具有相等的電壓時，即為圖案間精確對準(zhǔn)，不存在overlay的問題。誤對準(zhǔn)(misalignment)的程度通過測得的特征(圖案)上的電壓的不同來確定。然而，在這一方法中，特征(圖案)上的待測的電壓常常比較小，尤其當(dāng)特征本身的電阻比較小的情況。由于特征上的用于檢測特征的微小的誤對準(zhǔn)(mi sal i gnment)的電壓通常比較小，因此，往往需要特別的設(shè)備(例如對電壓敏感度高的設(shè)備)和技術(shù)來實現(xiàn)對電壓的測量。此外，為了從測得的電壓中獲取特征(圖案)誤對準(zhǔn)的數(shù)值，還需要大量的測試結(jié)構(gòu)、測試程序和運算法則。
[0005]由此可見，現(xiàn)有技術(shù)中的對圖案是否存在交疊或間距是否發(fā)生變化進(jìn)行測試的方法，其方案往往比較復(fù)雜，而且在被測電壓較小時將難以保證測試結(jié)果的準(zhǔn)確性。因此，為了解決上述問題，本發(fā)明提出一種新的測試方法和測試結(jié)構(gòu)。

【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)的不足，本發(fā)明提供一種新的測試方法和測試結(jié)構(gòu)，用于測試進(jìn)行圖形化的工藝是否發(fā)生偏移，即測試圖案是否存在交疊或間距是否發(fā)生變化。
[0007]本發(fā)明實施例一提供一種測試方法，所述方法包括:
[0008]步驟SlOl:在對第一導(dǎo)電膜層以及位于所述第一導(dǎo)電膜層上方的第二導(dǎo)電膜層進(jìn)行圖形化的過程中形成包括第一導(dǎo)電體以及第二導(dǎo)電體和第三導(dǎo)電體的測試結(jié)構(gòu)，其中，所述第二導(dǎo)電體的一部分與所述第一導(dǎo)電體相交疊以形成第一電容，所述第三導(dǎo)電體的一部分與所述第一導(dǎo)電體相交疊以形成第二電容，所述第一電容的設(shè)計值與所述第二電容的設(shè)計值相同，其中，所述第一導(dǎo)電體在對所述第一導(dǎo)電膜層進(jìn)行圖形化的過程中形成，所述第二導(dǎo)電體和所述第三導(dǎo)電體在對所述第二導(dǎo)電膜層進(jìn)行圖形化的過程中形成，或者，所述第一導(dǎo)電體在對所述第二導(dǎo)電膜層進(jìn)行圖形化的過程中形成，所述第二導(dǎo)電體和所述第三導(dǎo)電體在對所述第一導(dǎo)電膜層進(jìn)行圖形化的過程中形成；
[0009]步驟S102:測量所述第一電容的實際值Cl與所述第二電容的實際值C2 ；
[0010]步驟S103:比較所述第一電容的實際值Cl與所述第二電容的實際值C2是否相同，并根據(jù)比較的結(jié)果對所述進(jìn)行圖形化的工藝是否發(fā)生偏移進(jìn)行判斷。
[0011 ] 可選地，在所述步驟SlOl中，所述第一導(dǎo)電體、所述第二導(dǎo)電體與所述第三導(dǎo)電體均為矩形，并且所述第二導(dǎo)電體、所述第一導(dǎo)電體與所述第三導(dǎo)電體相互平行并沿X方向的正方向依次排列，其中，所述第一導(dǎo)電體沿X方向的邊均位于所述第一導(dǎo)電體與所述第二導(dǎo)電體和第三導(dǎo)電體相交疊的區(qū)域之外以保證Y方向的偏移不會造成所述第一電容的實際值以及所述第二電容的實際值的變化，Y方向為與X方向相垂直的方向；在步驟S103中，如果所述第一電容的實際值Cl與所述第二電容的實際值C2不同，則所述進(jìn)行圖形化的工藝在X方向發(fā)生了位移。
[0012]可選地，所述X方向為水平方向或豎直方向。
[0013]可選地，在所述步驟S103中，還根據(jù)所述第一電容的實際值Cl與所述第二電容的實際值C2對所述進(jìn)行圖形化的工藝在X方向的實際偏移方向進(jìn)行判斷，其中，當(dāng)Cl大于C2時所述進(jìn)行圖形化的工藝沿X方向的正方向偏移，當(dāng)Cl小于C2時所述進(jìn)行圖形化的工藝沿X方向的負(fù)方向偏移，當(dāng)Cl等于C2時所述進(jìn)行圖形化的工藝沿X方向不發(fā)生偏移。
[0014]可選地，所述第一導(dǎo)電體與所述第二導(dǎo)電體相交疊的邊的端點距靠近其一側(cè)的交疊位置的距離大于6S，所述第一導(dǎo)電體與所述第三導(dǎo)電體相交疊的邊的端點距靠近其一側(cè)的交疊位置的距離大于6S ;并且，所述第一導(dǎo)電體與所述第二導(dǎo)電體相交疊的邊距所述第二導(dǎo)電體的位于交疊區(qū)域之外的邊的距離大于6S,所述第一導(dǎo)電體與所述第三導(dǎo)電體相交疊的邊距所述第三導(dǎo)電體的位于交疊區(qū)域之外的邊的距離大于6S，其中，S為設(shè)計規(guī)則中的允許偏差。
[0015]可選地，在所述測試結(jié)構(gòu)中，所述第二導(dǎo)電體和所述第三導(dǎo)電體的長度相同，并且所述第二導(dǎo)電體和所述第三導(dǎo)電體的寬度也相同。
[0016]可選地，所述第一導(dǎo)電體、第二導(dǎo)電體和第三導(dǎo)電體均連接至焊盤區(qū)，且分別與第一焊盤、第二焊盤以及第三焊盤相連接。
[0017]可選地，所述測試方法還包括步驟S104:通過投射電子顯微鏡剖視圖校正的方法獲取所述進(jìn)行圖形化的工藝在X方向的位移」X與(C1-C2)/(C1+C2)的關(guān)系，其中，Cl與C2均大于O。
[0018]可選地，所述測試方法還包括步驟S105:根據(jù)」X與(C1_C2)/(C1+C2)的關(guān)系以及所述Cl與C2計算Z X，并根據(jù)Z X對所述進(jìn)行圖形化的工藝進(jìn)行調(diào)整以避免發(fā)生偏移。
[0019]可選地，在所述步驟SlOl中，所述測試結(jié)構(gòu)還包括第四導(dǎo)電體以及第五導(dǎo)電體和第六導(dǎo)電體，所述第五導(dǎo)電體的一部分與所述第四導(dǎo)電體相交疊以形成第三電容，所述第六導(dǎo)電體的一部分與所述第四導(dǎo)電體相交疊以形成第四電容，所述第三電容的設(shè)計值與所述第四電容的設(shè)計值相同；其中，所述第四導(dǎo)電體在對所述第一導(dǎo)電膜層進(jìn)行圖形化的過程中形成，所述第五導(dǎo)電體和所述第六導(dǎo)電體在對所述第二導(dǎo)電膜層進(jìn)行圖形化的過程中形成，或者，所述第四導(dǎo)電體在對所述第二導(dǎo)電膜層進(jìn)行圖形化的過程中形成，所述第五導(dǎo)電體和所述第六導(dǎo)電體在對所述第一導(dǎo)電膜層進(jìn)行圖形化的過程中形成；其中，所述第一導(dǎo)電體與所述第二導(dǎo)電體、所述第三導(dǎo)電體相互平行并沿X方向延伸，所述第四導(dǎo)電體與所述第五導(dǎo)電體、所述第六導(dǎo)電體相互平行并沿Y方向延伸，并且，所述X方向與所述Y方向垂直；在所述步驟S102中，還測量所述第三電容的實際值C3與所述第四電容的實際值C4 ;在所述步驟S103中，除比較所述第一電容的實際值Cl與所述第二電容的實際值C2是否相同并據(jù)此對所述進(jìn)行圖形化的工藝是否沿X方向發(fā)生偏移進(jìn)行判斷外，還比較所述第三電容的實際值C3與所述第四電容的實際值C4是否相同，并根據(jù)比較的結(jié)果對所述進(jìn)行圖形化的工藝是否沿Y方向發(fā)生偏移進(jìn)行判斷。
[0020]可選地，在所述步驟SlOl中，所述第一導(dǎo)電體沿X方向的邊均位于所述第一導(dǎo)電體與所述第二導(dǎo)電體和第三導(dǎo)電體相交疊的區(qū)域之外以保證Y方向的偏移不會造成所述第一電容的實際值以及所述第二電容的實際值的變化；所述第四導(dǎo)電體沿Y方向的邊均位于所述第四導(dǎo)電體與所述第五導(dǎo)電體和所述第六導(dǎo)電體相交疊的區(qū)域之外以保證X方向的偏移不會造成所述第三電容的實際值以及所述第四電容的實際值的變化；其中，所述第一導(dǎo)電體、所述第二導(dǎo)電體與所述第三導(dǎo)電體以及所述第四導(dǎo)電體、所述第五導(dǎo)電體和所述第六導(dǎo)電體均為矩形；所述第二導(dǎo)電體、所述第一導(dǎo)電體與所述第三導(dǎo)電體沿X方向的正方向依次排列；所述第五導(dǎo)電體、所述第四導(dǎo)電體和所述第六導(dǎo)電體沿Y方向的正方向依次排列；在步驟S103中，如果所述第一電容的實際值Cl與所述第二電容的實際值C2不同，則所述進(jìn)行圖形化的工藝在X方向發(fā)生了位移；如果所述第三電容的實際值C3與所述第四電容的實際值C4不同，則所述進(jìn)行圖形化的工藝在Y方向發(fā)生了位移。
[0021 ] 可選地，在所述步驟S103中，還根據(jù)所述第三電容的實際值C3與所述第四電容的