專利名稱：用于測(cè)量大規(guī)模陣列器件特性的電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微電子半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種用于測(cè)量大規(guī)模陣列器件特性的電路。
背景技術(shù)：
器件縮小到納米尺度之后，一系列非理想的エ藝條件將導(dǎo)致器件參數(shù)(如溝道長(zhǎng)度、柵氧化層厚度和溝道摻雜濃度等)偏離其設(shè)定值，從而影響器件的特性(如閾值電壓、亞閾值斜率、開(kāi)關(guān)態(tài)電流等)。大量単獨(dú)器件的特性的測(cè)量需要大量的PAD (接ロ)，耗費(fèi)大量的面積，而且不能 忽略PAD對(duì)器件特性的影響。將大量器件組成陣列，可以減少PAD的使用，節(jié)省面積，而且可以排除PAD的影響(因?yàn)镻AD對(duì)每個(gè)器件的影響可以認(rèn)為是相同的)。然而，對(duì)不同類型的器件陣列，測(cè)試方法往往是不同的，即很難實(shí)現(xiàn)用同一種方法既能測(cè)量NMOS又能測(cè)量PMOS器件陣列的特性。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問(wèn)題本發(fā)明要解決的技術(shù)問(wèn)題是如何在不大幅增加電路的復(fù)雜度的前提下，實(shí)現(xiàn)ー次選中ー個(gè)器件進(jìn)行直流電學(xué)特性的測(cè)量，同時(shí)在不改變電路結(jié)構(gòu)的前提下既可以測(cè)量NMOS又可以測(cè)量PMOS器件陣列的特性。( ニ )技術(shù)方案為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種用于測(cè)量大規(guī)模陣列器件特性的電路，所述電路包括待測(cè)器件陣列、用于選擇所述待測(cè)器件陣列中每個(gè)待測(cè)單元的選中邏輯模塊、電平轉(zhuǎn)換模塊以及電學(xué)參數(shù)測(cè)量模塊，所述電平轉(zhuǎn)換模塊用于將外部電壓源加在待測(cè)器件陣列中所有待測(cè)單元中選擇管的柵極上，從而控制所述待測(cè)単元中選擇管的柵極電壓；所述電學(xué)參數(shù)測(cè)量模塊，用于測(cè)量所述待測(cè)器件陣列中所有待測(cè)單元分別在不同漏極電壓和柵極電壓下的直流電學(xué)特性。優(yōu)選地，所述待測(cè)単元包括選擇管和待測(cè)管，所述選擇管和待測(cè)管均為MOS管，所述選擇管的源極與所述待測(cè)管的柵極連接。優(yōu)選地，所述電學(xué)參數(shù)測(cè)量模塊包括源電學(xué)參數(shù)測(cè)量子模塊、柵電學(xué)參數(shù)測(cè)量子模塊、以及漏電學(xué)參數(shù)測(cè)量子模塊，所述源電學(xué)參數(shù)測(cè)量子模塊、柵電學(xué)參數(shù)測(cè)量子模塊、以及漏電學(xué)參數(shù)測(cè)量子模塊均由電學(xué)參數(shù)測(cè)量單元構(gòu)成，每個(gè)電學(xué)參數(shù)測(cè)量単元均設(shè)有五個(gè)端ロ，所述五個(gè)端ロ分別為Select端ロ、InOut端ロ、ToPadl端ロ、ToPad2端ロ、以及ToPad3端ロ，當(dāng)Select端ロ的信號(hào)為選中時(shí)，InOut端ロ分別與ToPadl端ロ以及ToPad2端ロ連通，當(dāng)Select端ロ的信號(hào)為非選中時(shí)，InOut端ロ與ToPad3端ロ連通。優(yōu)選地，所述源電學(xué)參數(shù)測(cè)量子模塊和柵電學(xué)參數(shù)測(cè)量子模塊中的電學(xué)參數(shù)測(cè)量単元數(shù)量均與所述待測(cè)器件陣列中待測(cè)單元的行數(shù)相同，所述漏電學(xué)參數(shù)測(cè)量子模塊中的電學(xué)參數(shù)測(cè)量單元數(shù)量與所述待測(cè)器件陣列中待測(cè)單元的列數(shù)相同，所述源電學(xué)參數(shù)測(cè)量子模塊中的每個(gè)電學(xué)參數(shù)測(cè)量単元的Select端ロ連接所述選中邏輯模塊的源選擇單元、InOut端ロ連接所述待測(cè)器件陣列中與其對(duì)應(yīng)行的待測(cè)單元中待測(cè)管的源極、ToPadl端ロ連接源Drive接ロ、ToPad2端ロ連接源Sense接ロ、ToPad3端ロ連接源sink接ロ，所述漏電學(xué)參數(shù)測(cè)量子模塊中的每個(gè)電學(xué)參數(shù)測(cè)量単元的Select端ロ連接所述選中邏輯模塊的漏選擇單元、InOut端ロ連接所述待測(cè)器件陣列中與其對(duì)應(yīng)列的待測(cè)單元中待測(cè)管的漏扱、ToPadl端ロ連接漏Drive接ロ、ToPad2端ロ連接漏Sense接ロ、ToPad3端ロ連接漏Clamp接ロ，所述柵電學(xué)參數(shù)測(cè)量子模塊中的姆個(gè)電學(xué)參數(shù)測(cè)量單元的Select端ロ連接所述選中邏輯模塊的源選擇單元、InOut端ロ連接所述待測(cè)器件陣列中與其對(duì)應(yīng)行的待測(cè)單元中選擇管的漏極、ToPadl端ロ連接?xùn)臘rive接ロ，ToPad2端ロ連接?xùn)臩ense接ロ，ToPad3端ロ連接?xùn)臗lamp接ロ。所述電平轉(zhuǎn)換模塊包括多個(gè)電平·轉(zhuǎn)換單元，所述電平轉(zhuǎn)換單元的數(shù)量與所述待測(cè)器件陣列中待測(cè)單元的列數(shù)相同，所述電平轉(zhuǎn)換單元包括三個(gè)端ロ 電壓源端ロ Vpp、數(shù)據(jù)輸入端ロ Data-In和數(shù)據(jù)輸出端ロ Data-Out，所述待測(cè)器件陣列中每一列的陣列單元的選擇管的柵極均與該列所述電平轉(zhuǎn)換模塊的電平轉(zhuǎn)換單元的數(shù)據(jù)輸出端ロ Data-Out連接，每個(gè)電平轉(zhuǎn)換單元的數(shù)據(jù)輸入端ロ Data-In均與所述選中邏輯模塊的漏選擇單元連接，每個(gè)電平轉(zhuǎn)換單元的電壓源端ロ Vpp與外部電壓源連接。優(yōu)選地，所述待測(cè)器件陣列中所有的選擇管和待測(cè)管的襯底都相連。優(yōu)選地，所述電學(xué)參數(shù)測(cè)量單元均由兩個(gè)傳輸門、一個(gè)反相器和ー個(gè)MOS管構(gòu)成。優(yōu)選地，所述選擇管的漏極泄露電流小于待測(cè)管的柵極泄露電流。優(yōu)選地，所述選擇管的柵極電壓大于或等于所述選擇管的閾值電壓與所述待測(cè)管的最大柵極驅(qū)動(dòng)電壓之和。(三)有益效果本發(fā)明通過(guò)設(shè)置電學(xué)參數(shù)測(cè)量模塊，實(shí)現(xiàn)了在不大幅增加電路的復(fù)雜度的前提下，一次選中ー個(gè)器件進(jìn)行直流電學(xué)特性的測(cè)量，同時(shí)在不改變電路結(jié)構(gòu)的前提下既可以測(cè)量NMOS又可以測(cè)量PMOS器件陣列的特性。


圖I是按照本發(fā)明ー種實(shí)施方式的用于測(cè)量大規(guī)模陣列器件特性的電路的具體結(jié)構(gòu)示意圖；圖2是圖I所示的電路中待測(cè)單元的放大示意圖；圖3是圖I所示的電路中電學(xué)參數(shù)測(cè)量單元的端ロ示意圖；圖4是圖3所示的電學(xué)參數(shù)測(cè)量單元內(nèi)部的結(jié)構(gòu)示意圖；圖5是圖I所示的電路中電平轉(zhuǎn)換單元的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例，對(duì)本發(fā)明的具體實(shí)施方式
作進(jìn)ー步詳細(xì)描述。以下實(shí)施例用于說(shuō)明本發(fā)明，但不用來(lái)限制本發(fā)明的范圍。
圖I是按照本發(fā)明ー種實(shí)施方式的用于測(cè)量大規(guī)模陣列器件特性的電路的具體結(jié)構(gòu)示意圖，參照?qǐng)D1，本實(shí)施方式的電路包括待測(cè)器件陣列、用于選擇所述待測(cè)器件陣列中每個(gè)待測(cè)單元的選中邏輯模塊、電平轉(zhuǎn)換模塊7以及電學(xué)參數(shù)測(cè)量模塊，所述電平轉(zhuǎn)換模塊7用于將外部電壓源加在待測(cè)器件陣列中所有待測(cè)單元中選擇管的柵極上，從而控制所述待測(cè)単元中選擇管的柵極電壓。所述電學(xué)參數(shù)測(cè)量模塊，用于測(cè)量所述待測(cè)器件陣列中所有待測(cè)單元分別在不同漏極電壓和柵極電壓下的直流電學(xué)特性。圖2是圖I所示的電路中待測(cè)單元的放大示意圖；參照?qǐng)D2，優(yōu)選地，所述待測(cè)單元I包括選擇管1-2和待測(cè)管1-1，所述選擇管1-2和待測(cè)管1-1均為MOS管，所述選擇管1-2的源極與所述待測(cè)管1-1的柵極連接。
參照?qǐng)D1，優(yōu)選地，所述電學(xué)參數(shù)測(cè)量模塊包括源電學(xué)參數(shù)測(cè)量子模塊2、柵電學(xué)參數(shù)測(cè)量子模塊3、以及漏電學(xué)參數(shù)測(cè)量子模塊4，所述源電學(xué)參數(shù)測(cè)量子模塊2、柵電學(xué)參數(shù)測(cè)量子模塊3、以及漏電學(xué)參數(shù)測(cè)量子模塊4均由電學(xué)參數(shù)測(cè)量單元構(gòu)成，參照?qǐng)D3，姆個(gè)電學(xué)參數(shù)測(cè)量單元均設(shè)有五個(gè)端ロ，所述五個(gè)端ロ分別為=Select端ロ、InOut端ロ、ToPadl端ロ、ToPad2端ロ、以及ToPad3端ロ，當(dāng)Select端ロ的信號(hào)為選中時(shí)，InOut端ロ分別與ToPadl端ロ以及ToPad2端ロ連通，當(dāng)Select端ロ的信號(hào)為非選中時(shí)，InOut端ロ與ToPad3端ロ連通；參照?qǐng)D4，優(yōu)選地，所述電學(xué)參數(shù)測(cè)量単元均由兩個(gè)傳輸門、一個(gè)反相器和ー個(gè)MOS管構(gòu)成。所述電平轉(zhuǎn)換模塊7包括多個(gè)電平轉(zhuǎn)換單元，所述電平轉(zhuǎn)換單元的數(shù)量與所述待測(cè)器件陣列中待測(cè)單元的列數(shù)相同，所述電平轉(zhuǎn)換單元包括三個(gè)端ロ 電壓源端ロ Vpp、數(shù)據(jù)輸入端ロ Data-In和數(shù)據(jù)輸出端ロ Data-Out，所述待測(cè)器件陣列中每一列的陣列單元的選擇管的柵極7-1均與該列所述電平轉(zhuǎn)換模塊的電平轉(zhuǎn)換單元數(shù)據(jù)輸出端ロ Data-Out連接，每個(gè)電平轉(zhuǎn)換單元的數(shù)據(jù)輸入端ロ Data-In均與所述選中邏輯模塊的漏選擇單元連接，每個(gè)電平轉(zhuǎn)換單元的電壓源端ロ Vpp與外部電壓源連接，所述待測(cè)器件陣列中所有的選擇管和待測(cè)管的襯底都相連，連接到端ロ 8。參照?qǐng)DI，優(yōu)選地，所述源電學(xué)參數(shù)測(cè)量子模塊2和柵電學(xué)參數(shù)測(cè)量子模塊3中的電學(xué)參數(shù)測(cè)量單元數(shù)量均與所述待測(cè)器件陣列中待測(cè)單元I的行數(shù)相同，所述漏電學(xué)參數(shù)測(cè)量子模塊4中的電學(xué)參數(shù)測(cè)量單元數(shù)量與所述待測(cè)器件陣列中待測(cè)單元I的列數(shù)相同，所述源電學(xué)參數(shù)測(cè)量子模塊2中的每個(gè)電學(xué)參數(shù)測(cè)量単元的Select端ロ連接所述選中邏輯模塊的源選擇單元5、InOut端ロ連接所述待測(cè)器件陣列中與其對(duì)應(yīng)行的待測(cè)單元I中待測(cè)管1-1的源極、ToPadl端ロ連接源Drive接ロ 2-2、ToPad2端ロ連接源Sense接ロ 2-1、ToPad3端ロ連接源sink接ロ 2_3，所述漏電學(xué)參數(shù)測(cè)量子模塊4中的每個(gè)電學(xué)參數(shù)測(cè)量單元的Select端ロ連接所述選中邏輯模塊的漏選擇單元6、InOut端ロ連接所述待測(cè)器件陣列中與其對(duì)應(yīng)列的待測(cè)單元I中待測(cè)管1-1的漏極、ToPadl端ロ連接漏Drive接ロ 4_1、ToPad2端ロ連接漏Sense接ロ 4_2、ToPad3端ロ連接漏Clamp接ロ 4_3，所述柵電學(xué)參數(shù)測(cè)量子模塊3中的每個(gè)電學(xué)參數(shù)測(cè)量単元的Select端ロ連接所述選中邏輯模塊的源選擇單元5、InOut端ロ連接所述待測(cè)器件陣列中與其對(duì)應(yīng)行的待測(cè)單元I中選擇管1-1的漏極、ToPadl 端 ロ連接?xùn)?Drive 接 ロ 3-1, ToPad2 端 ロ連接?xùn)?Sense 接 ロ 3-2, ToPad3 端 ロ連接?xùn)臗lamp接ロ 3-3，所述待測(cè)器件陣列中每一列的陣列單元的選擇管1_2的柵極均與該列所述電平轉(zhuǎn)換單元7的數(shù)據(jù)輸出端ロ Data-Out連接。當(dāng)需要選中ー個(gè)待測(cè)管1-1時(shí)，將其所對(duì)應(yīng)的漏選擇單元和源選擇單元的信號(hào)均置為有效，柵極與漏選擇單元的信號(hào)相同，這樣就使得選中待測(cè)管的三端(源極、漏極和柵扱)通過(guò)電學(xué)參數(shù)測(cè)試電路(源極和漏扱)和選擇管(柵)分別連接至相應(yīng)的Drive Pad ；同時(shí)將同一列的非選中待測(cè)器件陣列對(duì)應(yīng)的選擇管的漏端連接至柵Clamp接ロ，使這些器件的柵端通過(guò)導(dǎo)通的選擇管1-2連接至低電平，從而這些非選中待測(cè)單元都是非導(dǎo)通的。這樣就通過(guò)ニ維的選中信號(hào)(即漏選擇單元和源選擇單元的信號(hào))實(shí)現(xiàn)了一次只選中ー個(gè)待測(cè)管。同時(shí)，這種電路結(jié)構(gòu)對(duì)于所有待測(cè)器件陣列的源極和漏極來(lái)說(shuō)都是等效対稱的，因此可以實(shí)現(xiàn)源漏反轉(zhuǎn)測(cè)量，這在傳統(tǒng)結(jié)構(gòu)中是無(wú)法實(shí)現(xiàn)的，該測(cè)量方法的意義在于反測(cè)與正測(cè)結(jié)果的差值可以作為反映雜質(zhì)隨機(jī)漲落的指標(biāo)，因此很難得的在實(shí)驗(yàn)中實(shí)現(xiàn)了単獨(dú)研究雜志隨機(jī)漲落影響的方法。
為了研究襯底偏置的影響，須將所有待測(cè)單元的襯底引出連至外部電壓源，如接地。為了避免非選中待測(cè)單元I的選擇管1-2不導(dǎo)通時(shí)在對(duì)應(yīng)待測(cè)管1-1的柵端積累電荷(可能會(huì)導(dǎo)致電路功能失效)，優(yōu)選地，所述選擇管1-2的漏極泄露電流小于待測(cè)管1-1的柵極泄露電流。為了保證選擇管1-2能夠傳遞足夠高的柵驅(qū)動(dòng)電壓\ apply(對(duì)待測(cè)管1-1施加的柵壓)，選擇管1-2的柵端所加電壓Ve—additimal (即選中信號(hào)的電壓)應(yīng)當(dāng)至少比所需最高柵驅(qū)動(dòng)電壓高ー個(gè)選擇管的閾值電壓vTH—additimal(ve—additimal彡Vapply+vTH—additimal)，優(yōu)選地，所述選擇管的柵極電壓大于或等于所述選擇管的閾值電壓與所述待測(cè)管的最大柵極驅(qū)動(dòng)電壓之和。本實(shí)施方式的電路的工作原理為參照?qǐng)D5，在源Sense接ロ 2_1后接電壓表測(cè)量選中待測(cè)管的源端電壓，在源Drive接ロ 2-2通過(guò)電流表接地測(cè)量流過(guò)選中待測(cè)管的電流，在源Sink接ロ 2-3接地以引導(dǎo)其它非選中待測(cè)管的泄漏電流；在漏Sense接ロ 4_2接電壓表測(cè)量選中待測(cè)管的漏端電壓，在漏Drive接ロ 4-1接可調(diào)的漏驅(qū)動(dòng)電壓控制選中待測(cè)管的實(shí)際漏電壓，在漏Clamp接ロ 4-3接地以避免非選中待測(cè)管上有較大的漏壓；在柵Sense接ロ 3-2上接電壓表測(cè)量選中待測(cè)管的實(shí)際柵壓，在柵Drive接ロ 3_1上接可調(diào)的柵極驅(qū)動(dòng)電壓控制該待測(cè)管的實(shí)際柵壓，在柵Clamp接ロ 3-3接可調(diào)的電壓使得非選中待測(cè)器件陣列的柵誘導(dǎo)漏端泄露(GIDL)電流最小。在端ロ 8連接外部可調(diào)電壓可以控制待測(cè)器件陣列中待測(cè)管的襯底偏置，這樣就實(shí)現(xiàn)了分別測(cè)量不同漏壓、柵壓和襯底偏置下所有待測(cè)管的直流電學(xué)特性。根據(jù)測(cè)量得到的每ー個(gè)待測(cè)管在不同漏壓下的I11-Ve特性曲線，我們可以提取得到該器件的閾值電壓、亞閾值斜率、DIBL(漏感應(yīng)勢(shì)壘降低效應(yīng)參數(shù))以及ImUtjff等電學(xué)特性參數(shù)。反向測(cè)量具體做法同正向測(cè)量，只是將原來(lái)的施加在漏極三個(gè)接ロ(即漏Drive接ロ、漏Sense接ロ、以及漏Clamp接ロ)加在源端(即源Drive接ロ、源Sense接ロ、以及源sink接ロ，所述源Drive接ロ、源Sense接ロ、以及源sink接ロ依次對(duì)應(yīng)漏Drive接ロ、漏Sense接ロ、以及漏Clamp接ロ)，原來(lái)施加在源極三個(gè)接ロ加在漏端，各接ロ的接法如附圖5所示。
以上實(shí)施方式僅用于說(shuō)明本發(fā)明，而并非對(duì)本發(fā)明的限制，有關(guān)技術(shù)領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術(shù)方案也屬于本發(fā)明的范 疇，本發(fā)明的專利保護(hù)范圍應(yīng)由權(quán)利要求限定。
權(quán)利要求
1.一種用于測(cè)量大規(guī)模陣列器件特性的電路，其特征在于，所述電路包括待測(cè)器件陣列、用于選擇所述待測(cè)器件陣列中每個(gè)待測(cè)單元的選中邏輯模塊、電平轉(zhuǎn)換模塊以及電學(xué)參數(shù)測(cè)量模塊， 所述電平轉(zhuǎn)換模塊用于將外部電壓源加在待測(cè)器件陣列中所有待測(cè)單元上，從而控制所述待測(cè)單元的柵極電壓； 所述電學(xué)參數(shù)測(cè)量模塊，用于測(cè)量所述待測(cè)器件陣列中所有待測(cè)單元分別在不同漏極電壓和柵極電壓下的直流電學(xué)特性。
2.如權(quán)利要求I所述的電路，其特征在于，所述待測(cè)單元包括選擇管和待測(cè)管，所述選擇管和待測(cè)管均為MOS管，所述選擇管的源極與所述待測(cè)管的柵極連接。
3.如權(quán)利要求I所述的電路，其特征在于，所述電學(xué)參數(shù)測(cè)量模塊包括源電學(xué)參數(shù)測(cè)量子模塊、柵電學(xué)參數(shù)測(cè)量子模塊、以及漏電學(xué)參數(shù)測(cè)量子模塊，所述源電學(xué)參數(shù)測(cè)量子模塊、柵電學(xué)參數(shù)測(cè)量子模塊、以及漏電學(xué)參數(shù)測(cè)量子模塊均由電學(xué)參數(shù)測(cè)量單元構(gòu)成，每個(gè)電學(xué)參數(shù)測(cè)量單元均設(shè)有五個(gè)端口，所述五個(gè)端口分別為Select端口、InOut端口、ToPadl端口、ToPad2端口、以及ToPad3端口，當(dāng)Select端口的信號(hào)為選中時(shí)，InOut端口分別與ToPadl端口以及ToPad2端口連通，當(dāng)Select端口的信號(hào)為非選中時(shí)，InOut端口與ToPad3端口連通。
4.如權(quán)利要求3所述的電路，其特征在于，所述源電學(xué)參數(shù)測(cè)量子模塊和柵電學(xué)參數(shù)測(cè)量子模塊中的電學(xué)參數(shù)測(cè)量單元數(shù)量均與所述待測(cè)器件陣列中待測(cè)單元的行數(shù)相同，所述漏電學(xué)參數(shù)測(cè)量子模塊中的電學(xué)參數(shù)測(cè)量單元數(shù)量與所述待測(cè)器件陣列中待測(cè)單元的列數(shù)相同，所述源電學(xué)參數(shù)測(cè)量子模塊中的每個(gè)電學(xué)參數(shù)測(cè)量單元的Select端口連接所述選中邏輯模塊的源選擇單元、InOut端口連接所述待測(cè)器件陣列中與其對(duì)應(yīng)行的待測(cè)單元中待測(cè)管的源極、ToPadl端口連接源Drive接口、ToPad2端口連接源Sense接口、ToPad3端口連接源sink接口，所述漏電學(xué)參數(shù)測(cè)量子模塊中的每個(gè)電學(xué)參數(shù)測(cè)量單元的Select端口連接所述選中邏輯模塊的漏選擇單元、InOut端口連接所述待測(cè)器件陣列中與其對(duì)應(yīng)列的待測(cè)單元中待測(cè)管的漏極、ToPadl端口連接漏Drive接口、ToPad2端口連接漏Sense接口、ToPad3端口連接漏Clamp接口，所述柵電學(xué)參數(shù)測(cè)量子模塊中的每個(gè)電學(xué)參數(shù)測(cè)量單元的Select端口連接所述選中邏輯模塊的源選擇單元、InOut端口連接所述待測(cè)器件陣列中與其對(duì)應(yīng)行的待測(cè)單元中選擇管的漏極、ToPadl端口連接?xùn)臘rive接口，ToPad2端口連接?xùn)臩ense接口，ToPad3端口連接?xùn)臗lamp接口。
5.如權(quán)利要求4所述的電路，其特征在于，所述電平轉(zhuǎn)換模塊包括多個(gè)電平轉(zhuǎn)換單元，所述電平轉(zhuǎn)換單元的數(shù)量與所述待測(cè)器件陣列中待測(cè)單元的列數(shù)相同，所述電平轉(zhuǎn)換單元包括三個(gè)端口 電壓源端口 Vpp、數(shù)據(jù)輸入端口 Data-In和數(shù)據(jù)輸出端口 Data-Out，所述待測(cè)器件陣列中每一列的陣列單元的選擇管的柵極均與該列所述電平轉(zhuǎn)換模塊的電平轉(zhuǎn)換單元的數(shù)據(jù)輸出端口 Data-Out連接,每個(gè)電平轉(zhuǎn)換單元的數(shù)據(jù)輸入端口 Data-In均與所述選中邏輯模塊的漏選擇單元連接，每個(gè)電平轉(zhuǎn)換單元的電壓源端口 Vpp與外部電壓源連接。
6.如權(quán)利要求2所述的電路，其特征在于，所述待測(cè)器件陣列所有的選擇管和待測(cè)管的襯底都相連。
7.如權(quán)利要求3所述的電路，其特征在于，所述電學(xué)參數(shù)測(cè)量單元均由兩個(gè)傳輸門、一個(gè)反相器和一個(gè)MOS管構(gòu)成。
8.如權(quán)利要求2 7中任一項(xiàng)所述的電路，其特征在于，所述選擇管的漏極泄露電流小于待測(cè)管的柵極泄露電流。
9.如權(quán)利要求2 7中任一項(xiàng)所述的電路，其特征在于，所述選擇管的柵極電壓大于或等于所述選擇管的閾值電壓與所述待測(cè)管的最大柵極驅(qū)動(dòng)電壓之和。
全文摘要
本發(fā)明公開(kāi)了一種用于測(cè)量大規(guī)模陣列器件特性的電路，涉及微電子半導(dǎo)體技術(shù)領(lǐng)域，所述電路包括待測(cè)器件陣列、用于選擇所述待測(cè)器件陣列中每個(gè)待測(cè)單元的選中邏輯模塊、電平轉(zhuǎn)換模塊以及電學(xué)參數(shù)測(cè)量模塊，所述電平轉(zhuǎn)換模塊用于將外部電壓源加在待測(cè)器件陣列中所有待測(cè)單元上，從而控制所述待測(cè)單元的柵極電壓；所述電學(xué)參數(shù)測(cè)量模塊，用于測(cè)量所述待測(cè)器件陣列中所有待測(cè)單元分別在不同漏極電壓和柵極電壓下的直流電學(xué)特性。本發(fā)明通過(guò)設(shè)置電學(xué)參數(shù)測(cè)量模塊，實(shí)現(xiàn)了在不大幅增加電路的復(fù)雜度的前提下，一次選中一個(gè)器件進(jìn)行直流電學(xué)特性的測(cè)量，另外，在不改變電路結(jié)構(gòu)的前提下，同時(shí)適用于NMOS和PMOS陣列的測(cè)量。
文檔編號(hào)G01R31/28GK102680884SQ20121015692
公開(kāi)日2012年9月19日 申請(qǐng)日期2012年5月18日 優(yōu)先權(quán)日2012年5月18日
發(fā)明者劉曉彥, 杜剛, 蔡帥 申請(qǐng)人:北京大學(xué)