專利名稱：一種測試芯片的方法及裝置的制作方法
技術領域：
本發(fā)明涉及芯片測試技術領域，特別涉及一種測試芯片的方法及裝置。
背景技術：
芯片驗證及測試對于芯片的量產(chǎn)是非常重要的環(huán)節(jié)，對每顆芯片在出貨前都要進行功能性測試，以保證出貨芯片的良率，而這個測試過程也直接影響了芯片的成本。傳統(tǒng)的芯片驗證測試方法包括了中間對晶圓的數(shù)字邏輯部分的測試，簡稱CP^S 端的數(shù)字和模擬測試，簡稱終端測試(FT，F(xiàn)inal Test)測試或者操縱臺測試(BBT，Bench Board Test)軟件測試。FT測試需要專門的芯片測試廠家來完成，這樣，需要支付FT廠家每顆芯片的測試費用，而這筆費用也是比較昂貴的；而采用BBT軟件對芯片進行測試時， 需要一套完整的在芯片處于正常運行模式的軟件系統(tǒng)，通過軟件的方式遍歷所有的芯片模塊，來測試芯片是否正常，這樣存在的問題是，測試時間較長，而較長的測試時間，同樣影響了芯片的成本，另外測試中有些判斷模塊功能的標準不夠嚴謹。可見，現(xiàn)有的對出貨前的芯片進行測試的成本很高，測試周期長，效率低。

發(fā)明內(nèi)容
本發(fā)明實施例提供一種測試芯片的方法及裝置，以降低對出貨前芯片的測試成本，提高測試效率。本發(fā)明實施例提供了一種測試芯片的方法，包括在每個被測集成電路IC芯片內(nèi)設置用于測試芯片正常邏輯功能的內(nèi)建自測BIST電路；所述方法還包括被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試控制信號，進入自測模式；被測IC芯片中的內(nèi)建自測電路通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)，對所述被測IC芯片中的各模塊邏輯功能進行測試，返回測試結果；其中，所述數(shù)據(jù)轉換邏輯電路，將來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)轉換為串行信號后發(fā)送給被控IC芯片，將來自被控IC芯片的信號轉換為并行信號后發(fā)送給主控IC芯片。其中，所述數(shù)據(jù)轉換邏輯電路為復雜可編程邏輯器件CPLD或者現(xiàn)場可編程門陣歹Ij FPGA。其中，所述被測IC芯片中的邏輯功能包括以下之一或任意組合芯片內(nèi)部的存儲區(qū)memory區(qū)域、以及芯片內(nèi)部的模擬知識產(chǎn)權；其中，所述芯片內(nèi)部的存儲區(qū)區(qū)域包括片內(nèi)的只讀存儲器rom和可變存儲器ram 存儲區(qū)；所述模擬知識產(chǎn)權包括通用串行總線物理層模塊bist test，數(shù)字轉模擬信號模塊dac，模擬轉數(shù)字模塊adc bist test，以及鎖相環(huán)。其中，被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的控制信號包括使得內(nèi)建自測電路狀態(tài)的復位，以及令內(nèi)建自測電路進入自測模式的控制信號。其中，所述方法還包括主控IC芯片將接收到的被測芯片的自測試的測試結果進行分析處理，并將分析處理結果反饋給測試人員。本發(fā)明實施例還提供了一種測試芯片的裝置，包括主控IC芯片，設置有用于測試芯片正常邏輯功能的內(nèi)建自測電路BIST的被測IC芯片，以及設置在所述主控IC芯片和被控IC芯片之間的數(shù)據(jù)轉換邏輯電路，其中，所述主控IC芯片，用于向被測試芯片發(fā)送邏輯狀態(tài)控制信號和測試指令以及測試數(shù)據(jù)，并接收被測試IC芯片的自測試結果信息；所述被測IC芯片，用于通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試控制信號，進入自測模式，通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)，對所述被測IC芯片中的各模塊邏輯功能進行測試，返回測試結果信息；所述數(shù)據(jù)轉換邏輯電路，用于將來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)轉換為串行信號后發(fā)送給被控IC芯片，將來自被控IC芯片的信號轉換為并行信號后發(fā)送給主控IC芯片。其中，所述數(shù)據(jù)轉換邏輯電路為復雜可編程邏輯器件CPLD或者是FPGA。其中，所述被測IC芯片中的邏輯功能包括以下之一或任意員組合芯片內(nèi)部的存儲區(qū)memory區(qū)域、以及芯片內(nèi)部的模擬知識產(chǎn)權；其中，所述芯片內(nèi)部的存儲區(qū)區(qū)域包括片內(nèi)的只讀存儲器rom和可變存儲器ram 存儲區(qū)；所述模擬知識產(chǎn)權包括通用串行總線物理層模塊bist test，數(shù)字轉模擬信號模塊dac，模擬轉數(shù)字模塊adc bist test，以及鎖相環(huán)。其中，被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的控制信號包括 使得內(nèi)建自測電路狀態(tài)的復位，以及令內(nèi)建自測電路進入自測模式的控制信號。其中，所述主控IC芯片，還用于將接收到的被測芯片的自測試的測試結果進行分析處理，并將分析處理結果反饋給測試人員。可見，應用本發(fā)明實施例提供的測試芯片的方法及裝置，無需大型機臺，無需芯片正常運行大規(guī)模測試程序即可完成的芯片測試方法，解決了測試復雜度較高，工作量較大的問題，降低了對出貨前芯片的測試成本，提高測試效率。同時在芯片運行在正常模式時， 自測邏輯不會影響芯片的正常工作。


為了更清楚地說明本發(fā)明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1是根據(jù)本發(fā)明實施例的一種測試芯片的方法流程圖；圖2是根據(jù)本發(fā)明實施例的讓被控IC芯片進入自測模式的流程圖；圖3是根據(jù)發(fā)明實施例的被測IC芯片進行自測試的流程圖；圖4是根據(jù)本發(fā)明實施例的主控IC芯片和數(shù)據(jù)轉換邏輯電路器件之間的電氣信號連接關系示意圖5是根據(jù)本發(fā)明實施例的數(shù)據(jù)轉換邏輯電路與被測IC芯片中的BIST邏輯電路之間的電氣信號連接關系示意圖；圖6是根據(jù)本發(fā)明實施例的自測試串行傳輸?shù)臄?shù)據(jù)幀結構示意圖；圖7是根據(jù)本發(fā)明實施例的測試芯片的裝置結構示意圖；圖8是根據(jù)本發(fā)明實施例的自測試模式選擇方式示意圖。
具體實施例方式下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。本發(fā)明實施例提供了一套從集成電路(IC，integrate circuit)內(nèi)部自測試控制邏輯到外部控制邏輯共同完成的測試系統(tǒng)，解決了測試復雜度較高，工作量較大的問題，可以完成芯片出貨之前的批量測試，提高出貨的良率，降低芯片測試成本，同時芯片運行在正常模式時，自測邏輯不會影響芯片的正常工作。本發(fā)明實施例通過外部控制指令的方式，進行芯片內(nèi)部邏輯的自測試方法，這種方法無需大型機臺，無需芯片正常運行大規(guī)模測試程序即可完成的芯片測試方法。下面對本發(fā)明實施例做詳細說明。在芯片設計階段，將內(nèi)建自測(BIST，Build-in Self Test)電路和芯片的正常功能邏輯電路一起放置到芯片中，該BIST電路用于測試芯片的功能邏輯電路是否能正常工作。該BIST中可以包括多個模塊，以對被測IC芯片的不同功能進行測試，由于被測IC芯片的邏輯功能并不完全相同，因而，針對不同被測IC芯片的BIST所包含的模塊也不完全一樣，具體需要什么樣的BIST完全可以根據(jù)實際被測IC芯片的功能以及需要測試的功能來決定，本文并不對BIST的具體內(nèi)容做限定，只要能滿足測試需要即可。參見圖1，其是根據(jù)本發(fā)明實施例的一種測試芯片的方法流程圖，本實施例中，在每個被測IC芯片內(nèi)設置用于測試芯片正常邏輯功能的內(nèi)建自測(BIST，Build-in Self Test)電路；對于圖1所示實施例可以具體包括步驟101，被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試控制信號，進入自測模式；其中，被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試控制信號包括使得內(nèi)建自測電路狀態(tài)的復位，以及令內(nèi)建自測電路進入自測模式的控制信號；具體的，在整個測試系統(tǒng)(包括主控IC芯片、被測IC芯片以及數(shù)據(jù)轉換邏輯電路)供電之后，主控IC芯片首先發(fā)出復位(reset)信號給數(shù)據(jù)轉換邏輯電路，用于對被測 IC芯片的BIST電路進行狀態(tài)復位，然后發(fā)送BIST模式進入請求(test—m0de_enter_req) 信號給數(shù)據(jù)轉換邏輯電路，讓其控制被測IC芯片進入自測模式即BIST測試模式；步驟102，被測IC芯片中的內(nèi)建自測電路通過數(shù)據(jù)轉換邏輯電路接收來自主控IC 芯片的測試數(shù)據(jù)指令，對被測IC芯片中的邏輯功能進行測試，例如，對模擬知識產(chǎn)權(IP， Intellectual Property))以及芯片內(nèi)部的存儲區(qū)(memory)區(qū)域進行自測試；其中，模擬 IP包括通用串行總線物理層(usb phy)模塊bisttest，數(shù)字轉模擬信號模塊dac，模擬轉
6CN 102540050 A
數(shù)字模塊adc bist test，以及鎖相環(huán)(pll，phase lock loop)；芯片內(nèi)部的存儲區(qū)區(qū)域包括片內(nèi)的只讀存儲器(rom，read onlymemory)和可變存儲器(ram，random access memory) 存儲區(qū)；其中，數(shù)據(jù)轉換邏輯電路將來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)按照圖6 的數(shù)據(jù)幀格式轉換為串行信號后發(fā)送給被控IC芯片，將來自被控IC芯片的串行的信號轉換為并行信號后發(fā)送給主控IC芯片。需要說明的是，上述數(shù)據(jù)轉換邏輯電路在接收到復位信號后，對自身也做復位操作，之后再將復位信號發(fā)送給被測IC芯片，以進一步保證整個測試電路和被測試芯片的電路狀態(tài)以及相關的信號正確性。需要說明的是，上述數(shù)據(jù)轉換邏輯電路可以由復雜可編程邏輯器件(CPLD或者現(xiàn)場可編程門陣列(FPGA)來實現(xiàn)，具體的可以使用超高速集成電路硬件描述語言(VHDL， Very-High-Speed Integrated Circuit HardwareDescription Language)或者(Verilog HDLiVerilog Integrated Circuit HardwareDescription Language)進行編寫，綜合仿真后燒錄到CPLD或者FPGA里面。作為一個數(shù)據(jù)轉換邏輯電路，其可以進行數(shù)據(jù)的轉換和實現(xiàn)相關的邏輯控制信號，這里，CPLD可以選用xilinx xc95144系列芯片，還可以使用xilinx 或者altera芯片，本文并不對CPLD或者FPGA所選用的芯片進行限定，只要CPLD或者FPGA 的邏輯門數(shù)能夠滿足當前數(shù)據(jù)處理的需求即可。本發(fā)明實施例中之所以選用CPLD或者 FPGA作為數(shù)據(jù)轉換邏輯電路，是基于后續(xù)可能為適應不同的芯片測試，需要的數(shù)據(jù)處理邏輯不同，而使用CPLD或者FPGA可以方便的進行修改，無需更換芯片或則修改任何的數(shù)據(jù)轉換芯片的外圍硬件電路，只需要修改邏輯門信號，就可以實現(xiàn)不同的控制，數(shù)據(jù)信號，適應能力強。需要說明的是，被測IC芯片中的需要測試的邏輯功能包括以下之一或任意組合 芯片內(nèi)部的memory區(qū)域包括片內(nèi)的ram和rom存儲區(qū)、以及芯片內(nèi)部的模擬IP，該模擬IP 包括 usb phy bist test, dac, adc, bist test、以及 pll 等模擬 IP bist test。需要說明的是，圖1所示方法還可以包括主控IC芯片將接收到的測試結果反饋給測試人員。該測試結果中包括對被測IC芯片的某個功能邏輯模塊測試是否成功的信息， 如果是測試失敗，還可以包括失敗原因值，以及失敗的位置?？梢?，應用本發(fā)明實施例提供的測試芯片的方法，無需大型機臺，無需芯片正常運行大規(guī)模測試程序即可完成的芯片測試方法，解決了測試復雜度較高，工作量較大的問題， 降低了對出貨前芯片的測試成本，提高測試效率。更加值得說明的是，因內(nèi)建自測電路本身并不復雜，而且占用的芯片晶圓面積比較小，只有在自測試bist模式的時候才會工作，在芯片正常工作的情況下，同時在芯片運行在正常模式時，自測邏輯不會影響或者干擾芯片的正常工作和各模塊的正常的邏輯功能實現(xiàn)。下面從各個芯片的角度對本發(fā)明再做詳細說明。參見圖2，其是根據(jù)本發(fā)明實施例的讓被控IC芯片進入自測模式的流程圖，本實施例中具體包括步驟201，在內(nèi)建自測試系統(tǒng)，包括主控IC芯片，數(shù)據(jù)邏輯轉換電路，被測IC芯片上電正常運行時，主控IC芯片發(fā)出使能被測IC芯片進入BIST模式控制信號，包括向數(shù)據(jù)轉換電路發(fā)送自測試模式進入請求信號，以及向被測芯片發(fā)送測試模式下的自測試選擇信號，主控使用兩個通用輸入和輸出口(GPIO)分別送出相應的高低電平，具體參考圖8;步驟202，判斷被測IC芯片是否進入自測模式，若是，則執(zhí)行步驟203，否則返回步驟 201 ；例如，當數(shù)據(jù)轉換邏輯電路在接收到主控IC芯片發(fā)出的使能被測芯片進入BIST 模式的控制信號后，通過測試模式(testjiiode)信號向被測IC芯片對應的管腳發(fā)送高電平信號，來讓被測IC芯片進入bist自測試模式，并通過讀回bist模式指定的寄存器內(nèi)容，來判斷被測IC芯片是否進入自測模式；步驟203，主控芯片發(fā)送自測試指令到CPLD即數(shù)據(jù)轉換邏輯電路；步驟204，判斷上述步驟203中發(fā)送的測試指令是否正確發(fā)送到CPLD，若是，則執(zhí)行步驟205，否則執(zhí)行步驟203 ；例如，根據(jù)主控IC芯片發(fā)送到CPLD寄存器的數(shù)據(jù)和從該寄存器讀取回的數(shù)據(jù)是否相同來判斷測試指令是否正確；步驟205，CPLD將接收到的并行數(shù)據(jù)按照串行幀格式轉換后的數(shù)據(jù)發(fā)送到被測IC
-H-* LL
心片；步驟206，判斷上述步驟205中發(fā)送到被測IC芯片的數(shù)據(jù)是否正確發(fā)送，若是，則執(zhí)行步驟207，否則執(zhí)行步驟205 ；例如，根據(jù)發(fā)送到被測芯片的BIST寄存器的數(shù)據(jù)和從該寄存器讀取回的數(shù)據(jù)是否相同來判斷被測IC芯片接收到的數(shù)據(jù)是否正確；步驟207，被測IC芯片按照相應的模塊自測試指令進入該模塊自測模式。參見圖3，其是根據(jù)發(fā)明實施例的被測IC芯片進行自測試的流程圖。本實施例中具體包括步驟301，被測IC芯片等待接收來自主控芯片的各模塊的自測試指令；步驟302，被測IC芯片接收到指令；步驟303，判斷上述步驟302中接收到的指令數(shù)據(jù)是否正確，若是，則執(zhí)行步驟 304，否則執(zhí)行步驟301 ；例如，可以通過寫入被測芯片bist寄存器的數(shù)據(jù)和讀回該寄存器的數(shù)據(jù)是否相同來進行判斷是否指令接收正確；步驟304，當被測IC芯片接收到正確的指令后，就進行相關模塊的自測試；步驟305，判斷自測試是否完成，若是，則執(zhí)行步驟306，否則執(zhí)行步驟304 ；例如，可以根據(jù)BIST狀態(tài)寄存器標志位來判斷自測試是否完成；步驟306，返回測試結果，將測試結果發(fā)送到主控IC芯片。下面從芯片間信號的角度對本發(fā)明實施例再做詳細說明。在以下實施例中數(shù)據(jù)轉換邏輯電路均以CPLD為例進行說明。參見圖4，其是根據(jù)本發(fā)明實施例的主控IC芯片和數(shù)據(jù)邏輯轉換電路器件之間的電氣信號連接關系示意圖，本實施例中以CPLD作為數(shù)據(jù)邏輯轉換電路為例進行說明，各信號所對應的管腳及信號線的說明如下Rst_in 主控IC芯片對數(shù)據(jù)邏輯轉換電路CPLD發(fā)送的復位(reset)信號管腳。TestMode_enter 主控IC芯片發(fā)送給數(shù)據(jù)邏輯轉換電路CPLD進入測試模式的請求信號管腳。
Rd 主控IC芯片讀取數(shù)據(jù)邏輯轉換電路CPLD的讀操作鎖存信號。Wr 主控IC芯片寫數(shù)據(jù)邏輯轉換電路CPLD的寫操作鎖存信號。Reg_addr主控IC芯片操作數(shù)據(jù)邏輯轉換電路CPLD的寄存器地址信號線。Reg_Data主控IC芯片發(fā)送或者接收數(shù)據(jù)邏輯轉換電路CPLD的數(shù)據(jù)并行
信號線。Reg_rdata_vld 當主控IC芯片讀取被測IC芯片的寄存器數(shù)據(jù)時，需要等待CPLD 先從被測IC芯片的自測試bist寄存器中取到這些數(shù)據(jù)完成后，由這個Reg_rdata_Vld信號腳告訴主控IC芯片可以讀取相關的數(shù)據(jù)了。然后還要等待這個Reg_rdata_Vld信號腳變?yōu)榈?，才算此次讀操作結束，才可以進入下一個操作。當主控IC芯片向cpld發(fā)送指令寫入數(shù)據(jù)的時候，需要使它們之間的接口信號寫鎖存Wr，地址信號Reg_addr
，數(shù)據(jù)信號Reg_Data
同時有效的時候一起送出， 才能正確的寫入到CPLD的相關寄存器中。當主控IC芯片向CPLD讀取數(shù)據(jù)的時候，首先需要使它們之間的接口信號寫鎖存 Rd地址信號Reg_addr
有效，然后等待讀數(shù)據(jù)有效信號Reg_rdata_Vld的時候，才能將數(shù)據(jù)從Reg_DataW..7]讀出來。然后還要等待這個Reg_rdata_Vld信號腳變?yōu)榈?，才算此次讀操作結束，才可以進入下一個操作。參見圖5，其是根據(jù)本發(fā)明實施例的數(shù)據(jù)邏輯轉換電路與被測IC芯片中的自測試 BIST邏輯電路之間的電氣信號連接關系示意圖，本實施例中以CPLD作為數(shù)據(jù)邏輯轉換電路為例進行說明，各信號所對應的管腳及信號線的說明如下12M_CLK 數(shù)據(jù)邏輯轉換電路CPLD工作的時鐘頻率是48mhz，而被測IC芯片工作于12mhz，因此由數(shù)據(jù)邏輯轉換電路CPLD的邏輯電路4分頻分出一個12mhz的時鐘，讓被測 IC芯片業(yè)能正常的工作。rst 在數(shù)據(jù)邏輯轉換電路CPLD收到主控IC芯片的reset信號之后，數(shù)據(jù)邏輯轉換電路CPLD也通過這個rst管腳發(fā)送reset信號給被測IC芯片。并且，數(shù)據(jù)邏輯轉換電路 CPLD也可以根據(jù)接收到的復位信號執(zhí)行自身的復位操作，以保證后續(xù)自身的數(shù)據(jù)邏輯轉換電路的狀態(tài)更穩(wěn)定，相關管腳信號更準確。bist_sdout 被測IC芯片和數(shù)據(jù)邏輯轉換電路CPLD之間是按照前面定義的幀格式串行傳輸?shù)?，當?shù)據(jù)邏輯轉換電路CPLD向被測IC芯片發(fā)送數(shù)據(jù)時就使用這個管腳信號。bist_sdin 被測IC芯片和數(shù)據(jù)邏輯轉換電路CPLD之間是按照前面定義的幀格式串行數(shù)據(jù)的信號管腳，用于被測IC芯片發(fā)送數(shù)據(jù)到數(shù)據(jù)邏輯轉換電路CPLD。test_mode 是數(shù)據(jù)邏輯轉換電路CPLD發(fā)送信號到被測IC芯片，控制被測IC芯片進入測試模式(Test Mode)的控制信號管腳，當此管腳拉為高電平時，被測IC芯片進入測試模式iTest mode，反之就進入正常工作模式normal mode，在進入測試模式后，根據(jù)前面步驟201中主控對自測試模式的選擇，順利的進入被測芯片的自測試模式，啟動相關的自測試邏輯電路。當主控芯片向CPLD發(fā)送指令寫入其寄存器0 寄存器3剛好32位數(shù)據(jù)之后，然后主控IC芯片再寫CPLD的寄存器4，啟動一次寫被測IC芯片的內(nèi)建測試bist寄存器操作。當主控IC芯片向CPLD發(fā)送讀取數(shù)據(jù)的操作之后，然后主控IC芯片再寫CPLD的寄
9存器4，啟動一次讀被測芯片的內(nèi)建測試bist寄存器操作。然后等待讀數(shù)據(jù)有效信號Reg_ rdata_vld的產(chǎn)生的時候，才能將32位寄存器數(shù)據(jù)從CPLD的寄存器0 寄存器3中，通過 Reg_Data
讀出來。然后還要等待這個Reg_rdata_Vld信號腳變?yōu)榈?，才算此次讀操作結束，才可以進入下一個操作。結合圖4和圖5，在本發(fā)明實施例中，首先在整個系統(tǒng)板供電穩(wěn)定后，主控IC芯片向CPLD器件發(fā)送reset信號，用于CPLD和被測IC芯片的BIST邏輯電路進行狀態(tài)復位， 然后主控IC芯片使用兩個通用輸入和輸出口(GPIO)分別送出相應的高低電平，具體參考圖8，和發(fā)送自測試模式進入請求test—mode_enter_req信號給數(shù)據(jù)邏輯轉換電路CPLD， 讓其控制被測試芯片進入BIST測試模式，讓被測IC芯片啟動BIST測試邏輯電路，運行在 BIST模式。對于模擬IP以及內(nèi)部memory等相關模塊，使用BIST進行測試。其中，主控IC芯片通過讀寫數(shù)據(jù)鎖存RD/WR信號，采用并行的傳輸方式發(fā)送地址或者數(shù)據(jù)給數(shù)據(jù)邏輯轉換電路CPLD，然后數(shù)據(jù)邏輯轉換電路CPLD把轉換成如圖6所示幀幀結構串行的方式的指令和數(shù)據(jù)，送給被測IC芯片的BIST電路，以使被測IC芯片按照相關的指令要求的模塊執(zhí)行BIST測試。參見圖6，是根據(jù)本發(fā)明實施例的自測試串行傳輸?shù)拇袛?shù)據(jù)幀(Serial data frame)結構示意圖。圖中，Rw讀寫控制操作類型，1表示寫操作，0表示讀操作。Adr2/adrl/ adrO用于選擇需要操作的位于BIST中的內(nèi)部寄存器，因為最大的寄存器地址是4，所以只需要三個BIT位就可以完成了。數(shù)據(jù)內(nèi)容(Data content)部分為將要寫入內(nèi)部寄存器的值，因為被測芯片內(nèi)建測試bist寄存器是32位的寄存器，剛好4個BYTE，而串行數(shù)據(jù)幀的數(shù)據(jù)內(nèi)容(Data content)部分也是32位。Mart-bit是起始位，1表示開始一次串行傳送。 當主控芯片操作為讀時，被測芯片的內(nèi)建測試BIST電路將根據(jù)地址信息選擇寄存器，并將寄存器的內(nèi)容按照幀格式串行輸出。地址信息與數(shù)據(jù)信息是先送最高有效位(msb，m0st significant bit),最后送最有效低位(lsb, least significant bit)。因為最先發(fā)送地址的最高adr2，adrlBIT位，所以當最后發(fā)送最低adrOBIT位數(shù)據(jù)進入bist_sd0ut端口后 (start bit有效后40個周期)，所讀取的內(nèi)建測試bist寄存器32bit數(shù)據(jù)的msb位就會在bist_sdin端口有效。為CPLD中定義的寄存器如表1所示表 權利要求
1.一種測試芯片的方法，其特征在于，包括在每個被測集成電路IC芯片內(nèi)設置用于測試芯片正常邏輯功能的內(nèi)建自測BIST電路；所述方法還包括被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試控制信號，進入自測模式；被測IC芯片中的內(nèi)建自測電路通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)，對所述被測IC芯片中的各模塊邏輯功能進行測試，返回測試結果；其中，所述數(shù)據(jù)轉換邏輯電路，將來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)轉換為串行信號后發(fā)送給被控IC芯片，將來自被控IC芯片的信號轉換為并行信號后發(fā)送給主控 IC芯片ο
2.根據(jù)權利要求1所述的方法，其特征在于，所述數(shù)據(jù)轉換邏輯電路為復雜可編程邏輯器件CPLD或者現(xiàn)場可編程門陣列FPGA。
3.根據(jù)權利要求1所述的方法，其特征在于，所述被測IC芯片中的邏輯功能包括以下之一或任意組合芯片內(nèi)部的存儲區(qū)memory區(qū)域、以及芯片內(nèi)部的模擬知識產(chǎn)權；其中，所述芯片內(nèi)部的存儲區(qū)區(qū)域包括片內(nèi)的只讀存儲器rom和可變存儲器ram存儲區(qū)；所述模擬知識產(chǎn)權包括通用串行總線物理層模塊bist test，數(shù)字轉模擬信號模塊 dac，模擬轉數(shù)字模塊adc bist test，以及鎖相環(huán)。
4.根據(jù)權利要求1所述的方法，其特征在于，被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的控制信號包括使得內(nèi)建自測電路狀態(tài)的復位，以及令內(nèi)建自測電路進入自測模式的控制信號。
5.根據(jù)權利要求1所述的方法，其特征在于，所述方法還包括主控IC芯片將接收到的被測芯片的自測試的測試結果進行分析處理，并將分析處理結果反饋給測試人員。
6.一種測試芯片的裝置，其特征在于，包括主控IC芯片，設置有用于測試芯片正常邏輯功能的內(nèi)建自測電路BIST的被測IC芯片，以及設置在所述主控IC芯片和被控IC芯片之間的數(shù)據(jù)轉換邏輯電路，其中，所述主控IC芯片，用于向被測試芯片發(fā)送邏輯狀態(tài)控制信號和測試指令以及測試數(shù)據(jù)，并接收被測試IC芯片的自測試結果信息；所述被測IC芯片，用于通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試控制信號，進入自測模式，通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)，對所述被測IC芯片中的各模塊邏輯功能進行測試，返回測試結果信息；所述數(shù)據(jù)轉換邏輯電路，用于將來自主控IC芯片的測試數(shù)據(jù)指令及測試數(shù)據(jù)轉換為串行信號后發(fā)送給被控IC芯片，將來自被控IC芯片的信號轉換為并行信號后發(fā)送給主控 IC芯片ο
7.根據(jù)權利要求6所述的裝置，其特征在于，所述數(shù)據(jù)轉換邏輯電路為復雜可編程邏輯器件CPLD或者是FPGA。
8.根據(jù)權利要求7所述的裝置，其特征在于，所述被測IC芯片中的邏輯功能包括以下之一或任意員組合芯片內(nèi)部的存儲區(qū)memory區(qū)域、以及芯片內(nèi)部的模擬知識產(chǎn)權；其中，所述芯片內(nèi)部的存儲區(qū)區(qū)域包括片內(nèi)的只讀存儲器rom和可變存儲器ram存儲區(qū)；所述模擬知識產(chǎn)權包括通用串行總線物理層模塊bist test，數(shù)字轉模擬信號模塊 dac，模擬轉數(shù)字模塊adc bist test，以及鎖相環(huán)。
9.根據(jù)權利要求6所述的裝置，其特征在于，被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的控制信號包括使得內(nèi)建自測電路狀態(tài)的復位，以及令內(nèi)建自測電路進入自測模式的控制信號。
10.根據(jù)權利要求6所述的裝置，其特征在于，所述主控IC芯片，還用于將接收到的被測芯片的自測試的測試結果進行分析處理，并將分析處理結果反饋給測試人員。
全文摘要
本發(fā)明提供了一種測試芯片的方法及裝置，所述包括在每個被測IC芯片內(nèi)設置用于測試芯片正常邏輯功能的內(nèi)建自測BIST電路；所述方法還包括被測IC芯片通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的自測試指令，進入自測模式；被測IC芯片中的內(nèi)建自測電路通過數(shù)據(jù)轉換邏輯電路接收來自主控IC芯片的測試數(shù)據(jù)指令，對所述被測IC芯片中的邏輯功能進行測試，返回測試結果；其中，所述數(shù)據(jù)轉換邏輯電路將來自主控IC芯片的指令轉換為串行信號后發(fā)送給被控IC芯片，將來自被控IC芯片的信號轉換為并行信號后發(fā)送給主控IC芯片。應用本發(fā)明，降低了對出貨前芯片的測試成本，提高測試效率。
文檔編號G01R31/3177GK102540050SQ201010597539
公開日2012年7月4日 申請日期2010年12月20日 優(yōu)先權日2010年12月20日
發(fā)明者操冬華, 胡勝發(fā), 葛保建, 謝樹 申請人:安凱(廣州)微電子技術有限公司