專(zhuān)利名稱(chēng)：實(shí)現(xiàn)高速測(cè)試電路的掃描鏈和方法
技術(shù)領(lǐng)域：
本發(fā)明 一般涉及集成電路領(lǐng)域。本發(fā)明特別是針對(duì)使得能夠以功 能時(shí)鐘速度進(jìn)行掃描測(cè)試的掃描鏈電路。
背景技術(shù)：
常規(guī)集成電路(IC)掃描測(cè)試有兩個(gè)主要功能。首先，在多芯片
環(huán)境中，掃描測(cè)試允許驗(yàn)證片間連接的完整性。這種類(lèi)型的掃描測(cè)試
通常被稱(chēng)為"邊界掃描"測(cè)試并且是電子及電氣工程師協(xié)會(huì)(IEEE )標(biāo) 準(zhǔn)1149.1 (其全部?jī)?nèi)容作為背景和上下文信息在此結(jié)合作為參考)的 主題。其次，在單芯片環(huán)境中，如在1149.1標(biāo)準(zhǔn)中所描述的那樣掃描 測(cè)試允許集成電路的功能塊與外部引腳隔離，或者在正在開(kāi)發(fā)的IEEE 1500標(biāo)準(zhǔn)的情形中邊界掃描圍繞芯片內(nèi)部的電路核心，以將核心與外 部邏輯隔離并且隨后以典型地低于該塊的功能速度幾個(gè)數(shù)量級(jí)的測(cè)試 時(shí)鐘速度測(cè)試這些結(jié)構(gòu)。通常，有兩種類(lèi)型的功能塊掃描測(cè)試，稱(chēng)為"完 全掃描，，和"部分掃描"測(cè)試。通常利用內(nèi)置自測(cè)試(BIST)電路或者 外部自動(dòng)測(cè)試設(shè)備(ATE)或者二者的結(jié)合，以完全功能速度測(cè)試各 功能塊。在完全功能速度測(cè)試期間，通常不利用提供用于掃描測(cè)試的 任何電路(至少對(duì)于其掃描能力)。
圖l舉例說(shuō)明了 IC芯片10 (在此，測(cè)試中的裝置(DUT))具 有依照IEEE 1149.1標(biāo)準(zhǔn)的INTEST指令的核心邏輯14 (功能塊)和 邊界掃描電路結(jié)構(gòu)18。根據(jù)IEEE 1149.1標(biāo)準(zhǔn)，邊界掃描電路結(jié)構(gòu)18 包括測(cè)試訪問(wèn)端口 (TAP) 22和掃描鏈26，掃描鏈26包括多個(gè)輸入 掃描單元30和多個(gè)輸出掃描單元34。 TAP22包括兩個(gè)輸入端口 (測(cè) 試數(shù)據(jù)輸入端口 38和TAP控制輸入端口 42 )以及一個(gè)輸出端口 (測(cè) 試數(shù)據(jù)輸出端口 46)。在測(cè)試期間，輸入掃描單元30充當(dāng)串行輸入、
并行輸出移位寄存器，即，測(cè)試值是串行級(jí)聯(lián)到輸入掃描單元并且之
后相互之間并行從輸入掃描單元輸出到核心邏輯14用于核心邏輯的 測(cè)試.相反，輸出掃描單元34充當(dāng)并行輸入、串行輸出移位寄存器， 即，來(lái)自核心邏輯14的測(cè)試的結(jié)果值(由核心邏輯基于輸入測(cè)試值輸 出的值)是從核心邏輯并行接收的并且以串行方式級(jí)聯(lián)離開(kāi)輸出掃描 單元。測(cè)試數(shù)據(jù)輸入端口 38允許輸入測(cè)試值被掃描入單個(gè)輸入測(cè)試單 元30，而測(cè)試數(shù)據(jù)輸出端口 46允許結(jié)果測(cè)試值被掃描出IC芯片10。 進(jìn)出掃描鏈26的輸入和輸出值的掃描是經(jīng)由TAP控制輸入端口 42 控制的。
圖2舉例說(shuō)明了依照IEEE 1149.1典型地被用于圖1的每個(gè)輸入 掃描單元30的常規(guī)掃描單元50。參考圖2，掃描單無(wú)50的基本版本 由掃描寄存器(例如，觸發(fā)器或鎖存器)54和一對(duì)多路復(fù)用器(MUX ) 58、 62組成。MUX 58具有"信號(hào)輸入，，輸入64和"掃描輸入，，輸入68 作為其輸入，并且響應(yīng)于"移位/加載"選擇器信號(hào)72。 MUX 62具有"信 號(hào)輸入"輸入64和接收掃描寄存器54的鎖存的值的"鎖存"輸入76作 為其輸入。MUX62響應(yīng)于"模式，，選擇器信號(hào)80。依賴(lài)于掃描單元50 在掃描鏈26中的位置(圖1)，"掃描輸入，，輸入68連接到TAP 22 (圖 1)或是連接到另 一個(gè)輸入掃描單元30 (圖1)。
測(cè)試由載入激勵(lì)(stimulus)的掃描操作和存儲(chǔ)測(cè)試結(jié)果的捕獲 操作組成。同樣在測(cè)試期間，模式選擇器信號(hào)80具有選擇"鎖存"輸入 76、使得將鎖存在觸發(fā)器54內(nèi)的測(cè)試值輸出到核心邏輯14 (圖1)的 值。對(duì)于掃描操作，移位/加載信號(hào)72用在移位模式中以選擇多路復(fù) 用器58的"掃描輸入"輸入68。以?huà)呙桄?6中的第一邊界掃描單元30 (圖1)開(kāi)始，測(cè)試值隨后以邊界掃描模式從TAP22串行掃描進(jìn)去。 如下所述，對(duì)于在掃描鏈26中不是第一個(gè)的邊界掃描單元30，到這 些單元的輸入來(lái)自先前類(lèi)似的邊界掃描單元的輸出(即，"掃描輸出，， 輸出84)。在掃描期間，典型地由相對(duì)低速(相比核心邏輯14(圖1) 的正常操作功能速度)的測(cè)試時(shí)鐘A信號(hào)86對(duì)觸發(fā)器54和將值掃描 到多路復(fù)用器58給予時(shí)鐘。
在常規(guī)掃描單元50的替代設(shè)計(jì)中，第二觸發(fā)器(鎖存器)88位 于觸發(fā)器54的下游但是離開(kāi)掃描鏈路徑92。當(dāng)被提供時(shí)，第二觸發(fā) 器88由第二低速(同樣，相對(duì)于核心邏輯14 (圖1)的正常操作功能 速度)測(cè)試時(shí)鐘B信號(hào)94給予時(shí)鐘，并且確保保持經(jīng)由鎖存的輸入 76從掃描單元50驅(qū)動(dòng)到MUX 62的測(cè)試值，同時(shí)利用測(cè)試時(shí)鐘A信 號(hào)86和"掃描輸入"輸入68將新的測(cè)試值級(jí)聯(lián)到掃描單元中。常規(guī)邊 界掃描電路的一個(gè)缺點(diǎn)是，其沒(méi)有提供一種利用諸如圖l的掃描電路 結(jié)構(gòu)18的掃描電路結(jié)構(gòu)的掃描能力、以功能電路的正常操作功能速 度，方便地對(duì)功能電路(例如，核心邏輯)進(jìn)行躍變延遲測(cè)試的方法。

發(fā)明內(nèi)容
一方面，本發(fā)明涉及使得能夠利用測(cè)試時(shí)鐘信號(hào)和功能時(shí)鐘信號(hào) 進(jìn)行電路的功能速度測(cè)試的掃描鏈。該掃描鏈包括至少一個(gè)與該電路 電通信的掃描單元。該至少一個(gè)掃描單元包括響應(yīng)于該測(cè)試時(shí)鐘信號(hào) 并且配置用于鎖存作為該測(cè)試時(shí)鐘信號(hào)的函數(shù)的第一掃描測(cè)試值的第 一掃描寄存器。第二掃描寄存器與該第一掃描寄存器串聯(lián)。該第二掃 描寄存器響應(yīng)于該測(cè)試時(shí)鐘信號(hào)和該功能時(shí)鐘信號(hào)，并且配置用于(i) 鎖存作為該測(cè)試時(shí)鐘信號(hào)的函數(shù)的第二掃描測(cè)試值，以及(ii)響應(yīng) 于該功能時(shí)鐘信號(hào)翻轉(zhuǎn)(flip-flop)該第二掃描測(cè)試值。
另一方面，本發(fā)明涉及具有功能速度的高速(at-speed)測(cè)試電 路的方法。該方法包括以比功能速度低的速度將測(cè)試值的測(cè)試組級(jí)聯(lián) (cascade)到包括多個(gè)掃描單元的掃描鏈。選擇所述測(cè)試組來(lái)執(zhí)行電 路的躍變延遲測(cè)試。在所述掃描鏈被加載以所述測(cè)試組之后，使所述 多個(gè)掃描單元的每一個(gè)以該功能速度驅(qū)動(dòng)躍變延遲測(cè)試數(shù)據(jù)信號(hào)進(jìn)入 該電路。該躍變延遲測(cè)試數(shù)據(jù)信號(hào)包含對(duì)應(yīng)于其中一個(gè)所述測(cè)試值的 翻轉(zhuǎn)功能。


為示意本發(fā)明的目的，附圖示出了目前優(yōu)先的本發(fā)明的形式。然
而，應(yīng)理解的是本發(fā)明并不局限于附圖中所示出的精確裝置和工具，
其中
圖l是包括邊界掃描電路的集成電路(IC)芯片的高級(jí)原理圖； 圖2是適用于與圖1的邊界掃描電路一同使用的現(xiàn)有技術(shù)掃描單 元的原理圖3是適用于與圖1的邊界掃描電路一同使用的本發(fā)明的掃描單 元的原理圖；以及
圖4是適用于與圖1的邊界掃描電路一同使用的本發(fā)明的可選掃 描單元的原理圖。
具體實(shí)施例方式
圖3示出了可被用在掃描電路中的本發(fā)明的掃描單元100，如圖1 的邊界掃描電路結(jié)構(gòu)18。圖3的掃描單元100是獨(dú)特的，因?yàn)槠湓试S 功能電路(例如圖1的核心邏輯14，位于例如IC芯片IO的同一集成 電路(IC)芯片之上)以該電路的正常操作功能速度作為掃描單元被 躍變延遲測(cè)試(transition delay test)。也就是說(shuō)，掃描單元100配置 用于以該電路被設(shè)計(jì)為在正常操作條件之下運(yùn)行的速度(即"功能速 度")，為功能電路提供包括一個(gè)或多個(gè)"翻轉(zhuǎn)"躍變(例如，1—0， 0—1 ， 1—0—1, 0—1—0等)的躍變延遲測(cè)試數(shù)據(jù)，以便測(cè)試該電路的高速 完整性。這個(gè)功能速度通常比50MHz至125MHz的典型掃描速度快 得多，并且可能在千兆赫的范圍內(nèi)。
掃描單元100可包括第一多路復(fù)用器(MUX) 102、第一掃描寄 存器(例如，觸發(fā)器或鎖存器)104、第二掃描寄存器(例如，觸發(fā)器 或鎖存器)108和第二 MUX 112。第一多路復(fù)用器102可以具有("掃 描輸入"輸入116和"信號(hào)輸入，，輸入144 )作為其可選擇的輸入，并且 響應(yīng)于"移位/加載"選擇器信號(hào)106。依賴(lài)于掃描單元IOO在掃描鏈內(nèi) 的位置，"掃描輸入"輸入116可被連接到測(cè)試訪問(wèn)端口 (TAP)(未 示出，但類(lèi)似于圖1的TAP22)或者另一個(gè)類(lèi)似的掃描單元的掃描鏈 路徑輸出(例如，掃描鏈路徑輸出124A或124B中任一個(gè))。第一掃
描寄存器104響應(yīng)于多路復(fù)用器102的輸出122以及"測(cè)試時(shí)鐘，，信號(hào) 120。測(cè)試時(shí)鐘信號(hào)120可以由以低于功能速度的速度振蕩的適當(dāng)測(cè)試 時(shí)鐘電路(未示出)生成。例如，如果討論中的功能電路的功能速度 在lGHz級(jí)別，則測(cè)試時(shí)鐘信號(hào)120的速度可能在幾十MHz級(jí)別。 當(dāng)然，如本領(lǐng)域的技術(shù)人員將很容易理解的，這些速度是簡(jiǎn)單的示意 而決不是限制。
第二掃描寄存器108可分別響應(yīng)于第一掃描寄存器104的輸出 128和從或門(mén)136輸出的時(shí)鐘信號(hào)132，所述或門(mén)136具有測(cè)試時(shí)鐘信 號(hào)120作為其一個(gè)輸入和功能時(shí)鐘信號(hào)140作為其另一輸入。功能時(shí) 鐘信號(hào)140可以由以討論中的功能塊的功能速度振蕩的適當(dāng)功能時(shí)鐘 電路(未示出)生成。功能時(shí)鐘電路的速度將典型地在lGHz或更高 的級(jí)別。MUX 112可具有連接到信號(hào)接點(diǎn)或管腳(未示出)的"信號(hào) 輸入"輸入144和第二掃描寄存器108的輸出148作為其輸入，并且可 響應(yīng)于測(cè)試信號(hào)152。例如，當(dāng)測(cè)試信號(hào)152為低時(shí)，由此指示正常、 或非測(cè)試模式，MUX 112輸出"信號(hào)輸入"輸入144上的信號(hào)。相應(yīng)地， 當(dāng)測(cè)試信號(hào)152為高時(shí)，由此指示測(cè)試模式，MUX112將輸出第二掃 描寄存器108的輸出148。當(dāng)?shù)诙呙杓拇嫫?08由功能時(shí)鐘信號(hào)140 給予時(shí)鐘并且測(cè)試信號(hào)152為高時(shí)，指示測(cè)試模式，如果在掃描期間， 不同于加栽入第二掃描寄存器(108)和MUX112的值被加載入第一 掃描寄存器140，則具有躍變的測(cè)試數(shù)據(jù)信號(hào)154將由第二掃描寄存 器輸出。由于由功能時(shí)鐘信號(hào)140的躍變引起的至少一個(gè)翻轉(zhuǎn)躍變， 測(cè)試數(shù)據(jù)信號(hào)154可被認(rèn)為是功能速度躍變延遲測(cè)試信號(hào)。
依賴(lài)于多個(gè)掃描單元IOO如何鏈接到一起以形成掃描鏈，例如圖 1的掃描鏈26，通常有兩條掃描鏈路徑156A-B來(lái)將測(cè)試值級(jí)聯(lián)到掃 描鏈中。如果掃描單元100的掃描鏈路徑輸出124A被連接到下游類(lèi) 似的掃描單元的"掃描輸入，，輸入(116),則測(cè)試值的級(jí)聯(lián)將沿基本上 僅通過(guò)第一掃描寄存器104而旁路第二掃描寄存器108級(jí)聯(lián)測(cè)試值的 掃描鏈路徑156A進(jìn)行。作為選擇，如果掃描鏈路徑輸出124B被連接 到下游類(lèi)似的掃描單元的"掃描輸入，，輸入(116)，則測(cè)試值的級(jí)聯(lián)將
沿通過(guò)第一和第二掃描寄存器104、108級(jí)聯(lián)測(cè)試值的掃描鏈路徑156B 進(jìn)行。如本領(lǐng)域的技術(shù)人員將理解的，掃描鏈路徑156B在以所期望 的測(cè)試值加載第一和第二掃描寄存器104、 108時(shí)具有更大的靈活性。 在將測(cè)試值級(jí)聯(lián)到掃描鏈中期間，功能時(shí)鐘被禁止，從而輸入到第二 掃描寄存器108的時(shí)鐘信號(hào)132是同樣輸入到第一掃描寄存器104的 低速測(cè)試時(shí)鐘信號(hào)120。
盡管未示出，但應(yīng)注意的是掃描單元100無(wú)需包括第一掃描寄存 器104上游的第一MUX102。當(dāng)被提供時(shí)，MUX 102考慮通過(guò)"信號(hào) 輸入，，輸入144經(jīng)由外部管腳(未示出)或者通過(guò)"掃描輸入"輸入116 經(jīng)由掃描鏈加載掃描單元100。本領(lǐng)域的技術(shù)人員將很容易理解如何 修改圖3的掃描單元100以排除MUX 102.
圖4示意了本發(fā)明的另一個(gè)掃描單元200。掃描單元200通常適 用于經(jīng)由例如IC芯片10的輸出管腳204 (圖1)的IC芯片的輸出管 腳以功能速度為另一個(gè)芯片(未示出)提供測(cè)試數(shù)據(jù)。這允許掃描單
的完整性。類(lèi)似于圖3的掃描單元100，圖4的掃描單元200包括第 一和第二掃描寄存器(觸發(fā)器或鎖存器)208、 212以及MUX 216。 然而，不是MUX 216具有對(duì)應(yīng)于圖3的"信號(hào)輸入"輸入144的"信號(hào) 輸入"輸入，圖4的MUX 216的其中一個(gè)輸入是第一掃描寄存器208 的輸出220而另一輸入是第二掃描寄存器212的輸出224。掃描單元 200的其它方面可能與圖3的掃描單元100—致。即，第一掃描寄存 器208可響應(yīng)于"掃描輸入"輸入228和測(cè)試時(shí)鐘信號(hào)232。依賴(lài)于掃 描單元200在掃描鏈內(nèi)的位置，"掃描輸入"輸入228可以被連接到測(cè) 試訪問(wèn)端口 (TAP)(未示出，但類(lèi)似于圖1的TAP22)或者另一個(gè) 類(lèi)似的掃描單元的掃描鏈路徑輸出(例如，掃描鏈路徑輸出236A或 236B中任一個(gè))。測(cè)試時(shí)鐘信號(hào)232可由以低于功能速度的速度振蕩 的適當(dāng)測(cè)試時(shí)鐘電路(未示出)生成。例如，如果討論中的功能電路 的功能速度在lGHz級(jí)別，則測(cè)試時(shí)鐘信號(hào)232的速度可能在幾十 MHz級(jí)別。當(dāng)然，如本領(lǐng)域的技術(shù)人員將很容易理解的，這些速度是
簡(jiǎn)單的示意而決不是限制。
第二掃描寄存器212可響應(yīng)于笫一掃描寄存器208的輸出220以 及從或門(mén)244輸出的時(shí)鐘信號(hào)240,所述或門(mén)244具有測(cè)試時(shí)鐘信號(hào) 232作為其一個(gè)輸入以及功能時(shí)鐘信號(hào)248作為其另一輸入。功能時(shí) 鐘信號(hào)248可以由以討論中的功能塊的功能速度振蕩的適當(dāng)功能時(shí)鐘 電路(未示出)生成。功能時(shí)鐘電路的速度將典型地在lGHz或更高 的級(jí)別。MUX216可響應(yīng)于測(cè)試信號(hào)252。例如，當(dāng)測(cè)試信號(hào)252為 低時(shí)，由此指示正常、或非測(cè)試模式，MUX216將輸出出現(xiàn)在第一掃 描寄存器208的輸出220上的信號(hào)。相應(yīng)地，當(dāng)測(cè)試信號(hào)252為高時(shí)， 由此指示測(cè)試模式，MUX216將輸出出現(xiàn)在第二掃描寄存器212的輸 出224上的信號(hào)。當(dāng)?shù)诙呙杓拇嫫?12由功能時(shí)鐘信號(hào)248給予時(shí) 鐘并且測(cè)試信號(hào)252為高時(shí)，指示測(cè)試模式，如果在掃描期間，不同 于加載入第二掃描寄存器212和MUX 216的值被加栽入第一掃描寄 存器208，則具有躍變的測(cè)試數(shù)據(jù)信號(hào)254將由笫二掃描寄存器輸出。 由于該至少一個(gè)翻轉(zhuǎn)躍變，測(cè)試數(shù)據(jù)信號(hào)254可被認(rèn)為是功能速度躍 變延遲測(cè)試信號(hào)。
依賴(lài)于多個(gè)掃描單元200如何鏈接到一起以形成掃描鏈，例如圖 1的掃描鏈26，通常有兩條掃描鏈路徑256A-B來(lái)將測(cè)試值級(jí)聯(lián)到掃 描鏈內(nèi)。如果掃描單元200的掃描鏈路徑輸出236A被連接到下游類(lèi) 似的掃描單元的"掃描輸入，，輸入(228)，則測(cè)試值的級(jí)聯(lián)將沿基本上 僅通過(guò)第一掃描寄存器208而旁路第二掃描寄存器212級(jí)聯(lián)測(cè)試值的 掃描鏈路徑256A進(jìn)行。作為選擇，如果掃描鏈路徑輸出236B被連接 到下游類(lèi)似的掃描單元的"掃描輸入"輸入(228)，則測(cè)試值的級(jí)聯(lián)將 沿通過(guò)第一和第二掃描寄存器208、212級(jí)聯(lián)測(cè)試值的掃描鏈路徑256B 進(jìn)行。如本領(lǐng)域的技術(shù)人員將理解的，掃描鏈路徑256B在以所期望 的測(cè)試值加栽第一和第二掃描寄存器208、 212時(shí)具有更大的靈活性。 在將測(cè)試值級(jí)聯(lián)到掃描鏈中期間，功能時(shí)鐘被禁止，從而輸入到第二 掃描寄存器212內(nèi)的時(shí)鐘信號(hào)240是同樣輸入到第一掃描寄存器208 內(nèi)的低速測(cè)試時(shí)鐘信號(hào)232。 盡管已經(jīng)根據(jù)本發(fā)明的示例性實(shí)施例描述和說(shuō)明了本發(fā)明，本領(lǐng) 域的技術(shù)人員應(yīng)理解的是可在其中或?qū)ζ渥髑笆龊透鞣N其它的修改、 刪節(jié)和添加而不偏離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種使得能夠利用測(cè)試時(shí)鐘信號(hào)和功能時(shí)鐘信號(hào)進(jìn)行電路的功能速度測(cè)試的掃描鏈，包括與所述電路電通信的至少一個(gè)掃描單元，所述至少一個(gè)掃描單元包括(a)響應(yīng)于所述測(cè)試時(shí)鐘信號(hào)、并且配置用于鎖存作為所述測(cè)試時(shí)鐘信號(hào)的函數(shù)的第一掃描測(cè)試值的第一掃描寄存器；和(b)與所述第一掃描寄存器串聯(lián)的第二掃描寄存器，所述第二掃描寄存器響應(yīng)于所述測(cè)試時(shí)鐘信號(hào)和所述功能時(shí)鐘信號(hào)，并且配置用于(i)鎖存作為所述測(cè)試時(shí)鐘信號(hào)的函數(shù)的第二掃描測(cè)試值，以及(ii)響應(yīng)于所述功能時(shí)鐘信號(hào)翻轉(zhuǎn)所述第二掃描測(cè)試值。
6. 根據(jù)權(quán)利要求l的掃描鏈，其中所述電路是功能電路，并且所 述至少一個(gè)掃描單元將躍變延遲測(cè)試信號(hào)輸出到所述電路。
7. 根據(jù)權(quán)利要求1的掃描鏈，其中所述電路是片間連接電路并且 所述至少 一個(gè)掃描單元將躍變延遲測(cè)試信號(hào)輸出到所迷電路，
8. 根據(jù)權(quán)利要求l的掃描鏈，其中所述至少一個(gè)掃描單元具有延 伸通過(guò)所述第一掃描寄存器、旁路所述第二掃描寄存器的掃描鏈路徑。
9. 根據(jù)權(quán)利要求1的掃描鏈，其中所述至少一個(gè)掃描單元具有延 伸通過(guò)所述第一掃描寄存器和所述第二掃描寄存器的每一個(gè)的掃描鏈 路徑。
10. 根據(jù)權(quán)利要求l的掃描鏈，進(jìn)一步包括多個(gè)附加掃描單元， 每個(gè)附加掃描單元基本上與所述至少一個(gè)掃描單元相同，所述多個(gè)掃 描單元和所述至少一個(gè)掃描單元形成邊界掃描鏈的至少一部分。
11. 一種集成電路芯片，包括包括以級(jí)聯(lián)結(jié)構(gòu)相互鏈接的多個(gè)掃描單元的掃描鏈，所述多個(gè)掃 描單元中的每個(gè)響應(yīng)于測(cè)試時(shí)鐘信號(hào)和功能時(shí)鐘信號(hào)，并且包括(a) 響應(yīng)于測(cè)試時(shí)鐘信號(hào)、并且配置用于鎖存作為所述測(cè)試時(shí)鐘 信號(hào)的函數(shù)的第一邊界掃描值的第一掃描寄存器；和(b) 與所述第一掃描寄存器串聯(lián)的第二掃描寄存器，所述第二掃 描寄存器響應(yīng)于所述測(cè)試時(shí)鐘信號(hào)和所述功能時(shí)鐘信號(hào)，并且配 置用于(i)鎖存作為所述測(cè)試時(shí)鐘信號(hào)的函數(shù)的第二掃描值，以 及(ii)響應(yīng)于所述功能時(shí)鐘信號(hào)翻轉(zhuǎn)所述第二掃描值。
12. 根據(jù)權(quán)利要求11的集成電路芯片，其中所述第一掃描寄存器 具有第一輸出，所述第二掃描寄存器具有笫二輸出，并且所述至少一 個(gè)掃描單元進(jìn)一步包括在操作上配置用于在所述第一輸出和第二輸出 之間進(jìn)行選擇的多路復(fù)用器。
13. 根據(jù)權(quán)利要求11的集成電路芯片，其中所述至少一個(gè)掃描單 元具有旁路所述第一掃描寄存器和所述第二掃描寄存器的輸入，并且 所述第二掃描寄存器具有輸出，所述至少一個(gè)掃描單元進(jìn)一步包括在 操作上配置用于在所述輸入和所述輸出之間進(jìn)行選擇的多路復(fù)用器。
14. 根據(jù)權(quán)利要求11的集成電路芯片，其中所述至少一個(gè)掃描單 元具有延伸通過(guò)所述笫一掃描寄存器、旁路所述第二掃描寄存器的掃 描鏈路徑。
15. 根據(jù)權(quán)利要求11的集成電路芯片，其中所述至少一個(gè)掃描單 元具有延伸通過(guò)所述第一掃描寄存器和所述第二掃描寄存器的每一個(gè) 的掃描鏈路徑。
16. —種實(shí)現(xiàn)具有功能速度的高速測(cè)試電路的方法，包括(a) 以比所述功能速度低的速度將測(cè)試值的測(cè)試組級(jí)聯(lián)到包括 多個(gè)掃描單元的掃描鏈中，所述測(cè)試組被選擇用于執(zhí)行所 述電路的躍變延遲測(cè)試；以及(b) 在所述掃描鏈被加載以所述測(cè)試組之后，使所述多個(gè)掃描 單元的每一個(gè)以所述功能速度將躍變延遲測(cè)試數(shù)據(jù)信號(hào)驅(qū) 動(dòng)到所述電路中，所述躍變延遲測(cè)試數(shù)據(jù)信號(hào)包含對(duì)應(yīng)一 個(gè)所述測(cè)試值的翻轉(zhuǎn)功能。
17. 根據(jù)權(quán)利要求16的方法，其中所述多個(gè)掃描單元的每一個(gè)包 括第一掃描寄存器和第二掃描寄存器，每個(gè)寄存器包含所述測(cè)試值中 的對(duì)應(yīng)測(cè)試值，步驟(b)包括用功能時(shí)鐘來(lái)對(duì)所述第二掃描寄存器 給予時(shí)鐘。
18. 根據(jù)權(quán)利要求16的方法，其中所述多個(gè)掃描單元的每一個(gè)包 括第一掃描寄存器和第二掃描寄存器，步驟(a)包括將所述測(cè)試組級(jí) 聯(lián)到所述掃描鏈中，從而級(jí)聯(lián)繞過(guò)所述第二掃描寄存器，以便旁路所 述第二掃描寄存器。
19. 根據(jù)權(quán)利要求16的方法，其中所述多個(gè)掃描單元的每一個(gè)包 括第一掃描寄存器和第二掃描寄存器，步驟(a)包括將所述測(cè)試組級(jí) 聯(lián)到所述掃描鏈中，從而級(jí)聯(lián)通過(guò)所述第二掃描寄存器。
20. 根據(jù)權(quán)利要求16的方法，其中所述多個(gè)掃描單元的每一個(gè)包 括具有第 一輸出的第 一掃描寄存器以及具有第二輸出的第二掃描寄存 器，步驟(b)包括在所述笫一和第二輸出之間進(jìn)行選擇。
全文摘要
本發(fā)明涉及實(shí)現(xiàn)高速測(cè)試電路的掃描鏈和方法。其中，包括多個(gè)掃描單元的邊界掃描電路，每個(gè)掃描單元包含兩個(gè)用于存儲(chǔ)相應(yīng)的測(cè)試值的掃描寄存器。在片上和片間測(cè)試期間，其中一個(gè)掃描寄存器響應(yīng)于功能時(shí)鐘信號(hào)，使得測(cè)試單元生成具有在該功能時(shí)鐘信號(hào)的速度進(jìn)行的至少一個(gè)狀態(tài)躍變的躍變延遲測(cè)試數(shù)據(jù)。躍變延遲測(cè)試數(shù)據(jù)允許以完全功能速度驗(yàn)證片上功能電路的完整性或者片間電路的完整性。
文檔編號(hào)G01R31/317GK101097245SQ20071010324
公開(kāi)日2008年1月2日 申請(qǐng)日期2007年5月10日 優(yōu)先權(quán)日2006年6月29日
發(fā)明者斯蒂文·F.·奧克蘭, 格雷·D.·格里斯, 馬克·R.·泰勒 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司