專利名稱：提高soc芯片測試效率的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件的測試方法，特別是涉及一種提高soc
芯片測試效率的方法。
背景技術(shù)：
在SOC (system on a chip系統(tǒng)級(jí)芯片)芯片的量產(chǎn)測試中，芯片 的測試包括很多個(gè)測試項(xiàng)目。在目前現(xiàn)有的測試方法中，每進(jìn)行一個(gè)測試 項(xiàng)目都要給芯片印加一個(gè)測試向量，然后等待芯片輸出測試結(jié)果，得到測 試結(jié)果后再給芯片印加下一個(gè)測試向量進(jìn)行下一個(gè)測試項(xiàng)目，如此循環(huán)， 直到所有測試項(xiàng)目測試完畢。芯片輸出測試結(jié)果的格式為一串不同的數(shù)據(jù) (參見圖1)。
在量產(chǎn)測試中人們關(guān)心的往往是測試效率和最終的測試結(jié)果是良品 還是殘次品。按照目前SOC芯片的測試方法，其缺點(diǎn)是
每個(gè)測試項(xiàng)目的測試均要印加測試向量，等待測試結(jié)果，這樣使開發(fā) 測試程序的時(shí)間延長，浪費(fèi)了測試時(shí)間，使得測試效率不高。
由于芯片輸出測試結(jié)果的格式為一串不同的數(shù)據(jù)，所以針對(duì)每個(gè)測試 項(xiàng)目都要寫特定的測試模式(向量)進(jìn)行比對(duì)芯片的輸出，這無疑會(huì)增加 開發(fā)測試程序的時(shí)間。實(shí)際上對(duì)量產(chǎn)測試來說，關(guān)心的只是最終的測試結(jié) 果是良品還是殘次品，應(yīng)直觀的反映出測試結(jié)果。
在多個(gè)DUT (Device Under Test被測器件)同測時(shí)，特別是針對(duì)異
歩響應(yīng)芯片或測試項(xiàng)H，對(duì)芯片輸出結(jié)果的比對(duì)和判斷，數(shù)據(jù)處理花費(fèi)的 時(shí)間較多，而且增加了開發(fā)測試程序的復(fù)雜度。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種提高soc芯片測試效率的方法，
有效節(jié)省測試時(shí)間，簡化開發(fā)測試程序。
為解決上述技術(shù)問題，本發(fā)明的提高soc芯片測試效率的方法是采用 如下技術(shù)方案實(shí)現(xiàn)的，對(duì)soc進(jìn)行量產(chǎn)測試時(shí)，把多個(gè)項(xiàng)目的測試結(jié)果存
儲(chǔ)在芯片中，在一定的時(shí)間內(nèi)輸出最終測試結(jié)果。
由于采用本發(fā)明的方法，改變了現(xiàn)有方法中進(jìn)行一個(gè)測試項(xiàng)目輸出一 個(gè)測試結(jié)果，將多個(gè)測試項(xiàng)目的測試結(jié)果集中在一個(gè)設(shè)定的時(shí)間內(nèi)一起輸 出，這對(duì)于量產(chǎn)測試，特別是在同測時(shí)能有效節(jié)省測試時(shí)間，提高測試效率。


下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明 圖1是現(xiàn)有方法中芯片輸出測試結(jié)果的格式為一串不同的數(shù)據(jù)；
圖2是采用本發(fā)明的方法測試結(jié)果合格時(shí)輸出為一個(gè)具有一定寬度
的脈沖。
具體實(shí)施例方式
本發(fā)明的提高soc芯片測試效率的方法，其基本技術(shù)構(gòu)思是在對(duì)soc
芯片進(jìn)行量產(chǎn)測試時(shí)，把多個(gè)項(xiàng)目的測試結(jié)果存儲(chǔ)在所述芯片中，在-定的時(shí)間內(nèi)把最終測試結(jié)果輸出出來。
當(dāng)測試結(jié)果為合格時(shí)輸出一個(gè)具有一定寬度的脈沖，當(dāng)測試結(jié)果為不合格時(shí)芯片的I/O 口的狀態(tài)不變， 一直保持輸出為高電平或低電平。
具體的實(shí)現(xiàn)方法是
把多個(gè)測試項(xiàng)目需印加的測試向量(pattern)整合成一個(gè)測試向量。
把整合后的測試向量印加(或下載)至IJSOC芯片上。
SOC芯片運(yùn)行后，該芯片內(nèi)部針對(duì)每個(gè)項(xiàng)目進(jìn)行自動(dòng)測試，并將多個(gè) 項(xiàng)目的測試結(jié)果分別存儲(chǔ)在SOC芯片中的某些存儲(chǔ)區(qū)內(nèi)。
SOC芯片的1/0端口在沒有信號(hào)輸出時(shí)的狀態(tài)為高電平或低電平，等 待一段固定的時(shí)間T后，SOC芯片的I/0端口輸出測試結(jié)果，當(dāng)測試結(jié)果 為合格時(shí)輸出為一個(gè)具有一定寬度的脈沖(參見圖2)，能夠直觀的顯示 出測試的結(jié)果；之后，SOC芯片的I/()端口輸出恢復(fù)為原來的高電平或低 電平。固定的時(shí)間T由SOC內(nèi)部程序控制，它包含完成所有測試項(xiàng)目的 最大時(shí)向及一個(gè)冗余的時(shí)間。有了冗余時(shí)間，原來異步響應(yīng)的芯片經(jīng)過處 理后能夠變?yōu)橥捷敵觥?br> 芯片輸出脈沖的寬度由SOC內(nèi)部程序控制，其寬度應(yīng)考慮到同測時(shí)， 在一定的時(shí)間內(nèi)測試儀均能正確的捕捉到。
本發(fā)明輸出的測試結(jié)果，不必采用復(fù)雜的測試向量進(jìn)行比對(duì)，簡單明 確， 一目了然，減少了數(shù)據(jù)處理的時(shí)間，開發(fā)的測試程序也不復(fù)雜，解決 了目前現(xiàn)有技術(shù)中對(duì)S0C芯片量產(chǎn)測試所存在的問題。
權(quán)利要求
1、一種提高SOC芯片測試效率的方法，其特征在于對(duì)SOC進(jìn)行量產(chǎn)測試時(shí)，把多個(gè)項(xiàng)目的測試結(jié)果存儲(chǔ)在芯片中，在一定的時(shí)間內(nèi)輸出最終測試結(jié)果。
2、 根據(jù)權(quán)利要求1所述的提高S0C芯片測試效率的方法，其特征在 于當(dāng)測試結(jié)果為合格時(shí)輸出一個(gè)具有一定寬度的脈沖，當(dāng)測試結(jié)果為不 合格時(shí)芯片的I/O 口的狀態(tài)不變， 一直保持輸出為高電平或低電平。
3、 根據(jù)權(quán)利要求1或2所述的提高SOC芯片測試效率的方法，其特征在于測試時(shí)將多個(gè)測試項(xiàng)目需印加的測試向量整合成一個(gè)測試向量；把整合后的測試向量印加或下載到soc芯片上；soc芯片運(yùn)行后，該芯片內(nèi)部針對(duì)每個(gè)項(xiàng)目進(jìn)行自動(dòng)測試，并將多個(gè)項(xiàng)目的測試結(jié)果分別存儲(chǔ)在S0C芯片中的某些存儲(chǔ)區(qū)內(nèi)。
全文摘要
本發(fā)明公開了一種提高SOC芯片測試效率的方法，對(duì)SOC進(jìn)行量產(chǎn)測試時(shí)，把多個(gè)項(xiàng)目的測試結(jié)果存儲(chǔ)在芯片中，在一定的時(shí)間內(nèi)輸出最終測試結(jié)果。本發(fā)明能夠直觀的顯示出測試的結(jié)果，節(jié)省測試時(shí)間。輸出的測試結(jié)果，不必采用復(fù)雜的測試向量進(jìn)行比對(duì)，減少了數(shù)據(jù)處理的時(shí)間，開發(fā)的測試程序也不復(fù)雜，解決了目前現(xiàn)有技術(shù)中對(duì)SOC芯片量產(chǎn)測試所存在的問題。
文檔編號(hào)G01R31/28GK101196553SQ20061011903
公開日2008年6月11日 申請日期2006年12月4日 優(yōu)先權(quán)日2006年12月4日
發(fā)明者桑浚之, 謝晉春, 辛吉升, 婷 陳, 陳凱華 申請人:上海華虹Nec電子有限公司