專利名稱：具有改善的信號(hào)純度的高分辨率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及信號(hào)發(fā)生，更特別地涉及發(fā)生具有高純度的周期信號(hào)。
背景技術(shù)：
直接數(shù)字合成(“DDS”)是一種用于發(fā)生希望控制一個(gè)或多個(gè)信號(hào)屬性的周期信號(hào)的技術(shù)。可通過DDS控制周期和波形來發(fā)生模擬信號(hào)。
圖1顯示了傳統(tǒng)DDS結(jié)構(gòu)，DDS100用于發(fā)生正弦波，該正弦波然后轉(zhuǎn)換為雙值時(shí)鐘(two-valued clock)。DDS100接收累加器時(shí)鐘CLKACC和表示相位增量的數(shù)字輸入信號(hào)ФInc。DDS輸出模擬信號(hào)FOUT?？赏ㄟ^改變CLKACC的頻率及/或改變相位增量ФInc來設(shè)定FOUT的頻率。
工作時(shí)，累加器110在每一個(gè)CLKACC循環(huán)產(chǎn)生新輸出值ФAcc。為了產(chǎn)生新值，累加器110將ФInc加到它當(dāng)前內(nèi)容上。圖2顯示了累加器的方框圖，這在本技術(shù)領(lǐng)域中是已知的。
累加器110的值用作正弦單元112的控制輸入。正弦單元112將每個(gè)相位值ФAcc轉(zhuǎn)換成相應(yīng)的振幅值。在圖示中，DDS信號(hào)發(fā)生器產(chǎn)生正弦波。因此，振幅被通過函數(shù)sin(ФAcc)與值ФAcc相關(guān)。正弦單元112可采用數(shù)學(xué)引擎(math engine)來發(fā)生所需要的輸出，該數(shù)學(xué)引擎是被配置成產(chǎn)生與輸入信號(hào)有特定數(shù)學(xué)關(guān)系的輸出信號(hào)的電路?？晒┻x擇的，可通過預(yù)計(jì)算每一個(gè)控制輸入值所需要的輸出值來實(shí)現(xiàn)正弦單元。然后將這些預(yù)計(jì)算的輸出值存儲(chǔ)在控制輸入尋址的存儲(chǔ)單元的存儲(chǔ)器中。操作中，控制輸入作為存儲(chǔ)器地址，以致對于每一個(gè)作為輸入的ФAcc從存儲(chǔ)器中讀取所需要的sin(ФAcc)的輸出值。這種查詢表如圖3中所示。
正弦單元112的輸出是周期性的。得到周期性是因?yàn)槔奂悠?10的溢出。對于CLKACC的每一個(gè)循環(huán)，存儲(chǔ)在累加器110中的值增大(或如果采用ФInc的負(fù)值則減小)。最終，累加器110的值溢出(或如果采用ФInc的負(fù)值則下溢)。選擇累加器的滿刻度值為對應(yīng)2π弧度的相位。如果加入ФInc會(huì)導(dǎo)致ФAcc的值超過2π弧度，超過量為x，溢出后，累加器僅存儲(chǔ)值x。因此，累加器的溢出具有與開始周期波形的新循環(huán)相同的作用，適當(dāng)?shù)南辔魂P(guān)系保留在一個(gè)循環(huán)的末尾和下一循環(huán)的初始之間。
可通過改變累加器110溢出所花的時(shí)間來控制波形Fout的一個(gè)循環(huán)的持續(xù)時(shí)間。這個(gè)時(shí)間可通過改變時(shí)鐘CLKACC的頻率來控制。這個(gè)時(shí)間也可通過改變ФInc的值來控制。
然后將表示sin(ФAcc)的數(shù)字值饋送到數(shù)模轉(zhuǎn)換器上，如DAC114，它將這些數(shù)字值轉(zhuǎn)換成量化的模擬信號(hào)。通常，數(shù)模轉(zhuǎn)換器的輸出連接一個(gè)濾波器，以平滑量化的信號(hào)。如果需要正弦波，濾波器很可能是帶通濾波器，因?yàn)閹V波器將增強(qiáng)信號(hào)的“頻譜純度”，其中在帶通濾波器的通帶內(nèi)包含了希望得到的正弦波頻率。
如果希望得到數(shù)字信號(hào)，如時(shí)鐘，可將模擬信號(hào)饋送到比較器118上，使信號(hào)變成方形。因此，DDS信號(hào)發(fā)生器提供了發(fā)生可控頻率時(shí)鐘的方便機(jī)制。如果DDS信號(hào)發(fā)生器用于發(fā)生時(shí)鐘，則頻譜純度也非常重要。在信號(hào)Fout中頻譜純度不夠，這在數(shù)字時(shí)鐘上出現(xiàn)“抖動(dòng)(jitter)”。對于需要時(shí)鐘的精確測量應(yīng)用來說，低抖動(dòng)是很重要的。因此，我們非常希望提供一種含有高頻譜純度的DDS信號(hào)發(fā)生器。
希望得到可變頻率但抖動(dòng)低的時(shí)鐘的一個(gè)應(yīng)用是自動(dòng)測試裝置。圖8以極為簡化的形式顯示了這種類型的自動(dòng)測試系統(tǒng)800的方框圖，它可用于測試半導(dǎo)體芯片。這種系統(tǒng)的一個(gè)例子就是美國馬薩諸塞洲波士頓的Teradyne公司出售的TigerTM測試系統(tǒng)。
這種測試系統(tǒng)包含控制測試系統(tǒng)800的工作站810。工作站810運(yùn)行測試程序，其設(shè)置測試體812內(nèi)的硬件并讀取測試結(jié)果。工作站也給操作人員提供了一個(gè)接口，以便操作人員可提供命令或數(shù)據(jù)，用于測試特定類型的半導(dǎo)體器件。例如，運(yùn)行在工作站810上的程序可通過改變測試體812內(nèi)保存ФInc值的寄存器的值來改變測試系統(tǒng)內(nèi)的時(shí)鐘頻率。
為了充分測試許多類型的器件，必須發(fā)生和測量模擬和數(shù)字測試信號(hào)。測試體812內(nèi)部為數(shù)字“管腳(pin)”820和模擬裝置818。兩者都連接到測試器件850上。數(shù)字管腳是發(fā)生或測量數(shù)字信號(hào)或DC電壓和電流的電路。相反，模擬裝置發(fā)生和測量模擬信號(hào)。
圖形發(fā)生器816給數(shù)字管腳820和模擬裝置818提供了控制輸入。這些控制輸入定義了應(yīng)該發(fā)生或測量測試信號(hào)的值和時(shí)間。為了確保精確測試，數(shù)字管腳和模擬裝置的動(dòng)作通常必須同步。定時(shí)發(fā)生器814提供了定時(shí)信號(hào)，它使測試體812內(nèi)各種元件的操作同步。
自動(dòng)測試裝置做成可編程，以便它能測試許多不同類型的器件。我們通常希望能夠在自動(dòng)測試裝置內(nèi)發(fā)生抖動(dòng)非常低的可編程頻率的數(shù)字時(shí)鐘。這種應(yīng)用的一個(gè)例子被稱為任意波形發(fā)生器(AWG)。AWG822用可控頻率時(shí)鐘來形成可被編程為幾乎任意形狀的波形。在已有技術(shù)中，DDS信號(hào)發(fā)生器100用作AWG的時(shí)鐘。如果提供給AWG的時(shí)鐘抖動(dòng)較少，所發(fā)生的波形將較精確。
自動(dòng)測試裝置有時(shí)也包含稱作數(shù)字轉(zhuǎn)換器(digitizer)的模擬裝置。數(shù)字轉(zhuǎn)換器823也依賴于時(shí)鐘，它優(yōu)選可編程。如果給數(shù)字轉(zhuǎn)換器823提供了較少抖動(dòng)的時(shí)鐘，它也可做得更精確。
更普遍的，有許多應(yīng)用希望得到高頻譜純度的正弦波形用于測試諸如半導(dǎo)體芯片的器件。因此，我們希望給自動(dòng)測試裝置提供改進(jìn)的合成器電路，以發(fā)生具有改善的頻譜純度的信號(hào)。
我們已經(jīng)認(rèn)識(shí)到，DAC極大影響了DDS所產(chǎn)生的信號(hào)的整體頻譜純度。我們也認(rèn)識(shí)到，頻譜純度極大取決于DAC工作的采樣速率。特別的，由信噪比(SNR)和偽自由動(dòng)態(tài)范圍(SFDR)引起的不純度隨著DAC采樣速率近似線性地減小。我們已經(jīng)認(rèn)識(shí)到在盡可能高的采樣速率下操作DDS的DAC的好處。但是，雖然可以獲得具有更快采樣速率的DAC，但獲得能發(fā)生數(shù)據(jù)流進(jìn)入到DAC的電路仍存在限制。為了得到高頻譜純度而操作DDS信號(hào)發(fā)生器所需要的電路通常不能得到或不實(shí)在太貴，消耗太多功率，占用太大空間或有其它不令人滿意的方面。

發(fā)明內(nèi)容
了解上述背景，本發(fā)明的目的是提供一種改進(jìn)的DDS信號(hào)發(fā)生器。
上述及其它目的可通過具有高采樣速率DAC的DDS信號(hào)發(fā)生器來實(shí)現(xiàn)，高采樣速率DAC由交織多個(gè)數(shù)據(jù)流的電路饋送。在優(yōu)選實(shí)施例中，數(shù)據(jù)流用相對便宜的電路發(fā)生。
在一個(gè)方面中，DDS信號(hào)發(fā)生器發(fā)生正弦波。在優(yōu)選實(shí)施例中，這個(gè)正弦波用于產(chǎn)生低抖動(dòng)數(shù)字時(shí)鐘。
在另一方面中，DDS信號(hào)用于發(fā)生可變頻率的低抖動(dòng)數(shù)字時(shí)鐘。那個(gè)時(shí)鐘用在自動(dòng)測試系統(tǒng)內(nèi)，作為任意波形發(fā)生器的時(shí)鐘。


結(jié)合附圖，參考下面詳細(xì)說明，上述及其它目的將更好理解，在附圖中圖1是已有技術(shù)的用于發(fā)生數(shù)字時(shí)鐘的DDS信號(hào)發(fā)生器的方框圖；圖2是已有技術(shù)累加器的方框圖；圖3是已有技術(shù)查詢表的方框圖；圖4是用于發(fā)生數(shù)字時(shí)鐘的DDS信號(hào)發(fā)生器的方框圖；圖5是用在圖4的DDS信號(hào)發(fā)生器中的插補(bǔ)(fill-in)單元的方框圖；圖6是用于發(fā)生數(shù)字時(shí)鐘的DDS信號(hào)發(fā)生器的替換實(shí)施例的方框圖；圖7是用在圖6的DDS信號(hào)發(fā)生器中的累加器組的方框圖；圖8是已有技術(shù)測試系統(tǒng)的方框圖，它可通過圖4或圖6的DDS信號(hào)發(fā)生器之一來改進(jìn)。
具體實(shí)施例方式
本發(fā)明不僅限于應(yīng)用在下面說明中所闡述的或圖例所示的結(jié)構(gòu)和元件配置的細(xì)節(jié)。本發(fā)明可有其它的具體實(shí)施例，且可以各種方式實(shí)現(xiàn)。此外，這里采用的用詞和術(shù)語是為了描述說明起見且不應(yīng)被認(rèn)為是限制。“包括”“包含”或“具有”、“含有”、“涉及”及其各種變型都意味著包含列于其后的項(xiàng)目和等同物及其額外的項(xiàng)目。
圖4顯示了用于發(fā)生低抖動(dòng)數(shù)字時(shí)鐘的合成器400。合成器400用作直接數(shù)字合成的改進(jìn)形式。
在已有技術(shù)中，合成器400用時(shí)鐘CLKACC作為時(shí)鐘。寄存器402存儲(chǔ)ФInc的值。對于時(shí)鐘CLKACC的每一個(gè)循環(huán)，存儲(chǔ)在累加器410內(nèi)的值增加了，增加值為存儲(chǔ)在寄存器402內(nèi)ФInc的值。
累加器410的值被饋送到累加器插補(bǔ)(fill-in)單元420。累加器插補(bǔ)單元在圖5中顯示得更詳細(xì)。對于每一個(gè)ФAcc的新值，累加器插補(bǔ)單元420產(chǎn)生N個(gè)新相位值，Ф0...ФN-1。這N個(gè)相位值表示累加器410的值和另一值之間的值，其中所述另一值是這樣的值下一次累加器410以CLKACC為時(shí)鐘，累加器410遞增時(shí)，將在累加器410中的值。
如圖5中所示，值Ф0...ФN-1由加法器組形成，它們顯示為510、512、514和516。每一個(gè)加法器的一個(gè)輸入是存儲(chǔ)在累加器410的值。
每一個(gè)加法器的第二個(gè)輸入是基于存儲(chǔ)在寄存器402內(nèi)的相位增量ФInc的值。ФInc的值的不同分?jǐn)?shù)被輸入到每個(gè)加法器。如圖5中所示，加法器按0...(N-1)排序。輸入到每個(gè)加法器的ФInc的分?jǐn)?shù)是基于加法器在這個(gè)排序中的位置的。第一個(gè)加法器接收(0/N)×ФInc。下一個(gè)加法器接收(1/N)×ФInc。這個(gè)模式按這種方式繼續(xù)，排序中的最后一個(gè)加法器接收(N-1/N)×ФInc的輸入。
因此，對于CLKACC的每一個(gè)循環(huán)，累加器插補(bǔ)單元輸出N個(gè)線性增加的相位值。信號(hào)Ф0...ФN-1提供給正弦組412。
正弦組412可用一組正弦單元112實(shí)現(xiàn)。正弦組412中的每個(gè)正弦單元接收信號(hào)Ф0...ФN-1中的一個(gè)作為相位控制輸入。正弦組412內(nèi)的每個(gè)正弦單元輸出表示正弦波上的一個(gè)點(diǎn)的數(shù)字值。正弦波上的特定點(diǎn)由應(yīng)用于該特定正弦單元的相位輸入來控制。
第一控制輸入Ф0表示如應(yīng)用于已有技術(shù)DDS電路中的正弦單元的控制輸入。因此，第一正弦單元的輸出為如已有技術(shù)DDS電路中的正弦波的值。后續(xù)輸入Ф1...ФN-1中的每一個(gè)表示相對于Ф0偏移的相位。因此，正弦組412內(nèi)的每一個(gè)后續(xù)正弦單元的輸出表示相對于正弦組中的前面正弦單元所產(chǎn)生的值而在時(shí)間上偏移的正弦波的值。
正弦組412內(nèi)的每個(gè)正弦單元的輸出被饋送到選擇器422的可轉(zhuǎn)換輸入之一。有時(shí)稱作“復(fù)用器”的選擇器422根據(jù)控制輸入的值，將可轉(zhuǎn)換輸入之一與其輸出連接。
選擇器422的控制輸入由計(jì)數(shù)器426提供。優(yōu)選的，計(jì)數(shù)器426為至少從0計(jì)數(shù)到(N-1)的計(jì)數(shù)器。對于CLKACC的每一個(gè)循環(huán)，計(jì)數(shù)器426或者溢出到0或者復(fù)位到0。
計(jì)數(shù)器426由倍頻器424定時(shí)。倍頻器從CLKACC接收一個(gè)輸入。倍頻器424的輸出是更高的頻率時(shí)鐘，它的頻率是時(shí)鐘CLKACC頻率的N倍。這樣，對于時(shí)鐘CLKACC的每一個(gè)循環(huán)，N個(gè)后續(xù)值通過選擇器422來定時(shí)。
累加器插補(bǔ)單元和正弦組412可看作是每個(gè)CLKACC循環(huán)中可得到的正弦波的樣值數(shù)乘以N。為了允許電路工作在相對低的速度，這些樣值并行發(fā)生。倍頻器424、計(jì)數(shù)器426和選擇器422將這些正弦波的并行樣值轉(zhuǎn)換為表示一個(gè)正弦波的數(shù)字值流。但是，數(shù)字值流的采樣速率通過因子N而增大了。
這個(gè)數(shù)字值流用作數(shù)模轉(zhuǎn)換器(DAC)414的輸入。DAC414類似于用在已有技術(shù)DDS電路中的DAC。但是，它需要具有更高的采樣速率，以處理來自選擇器422的更高的數(shù)據(jù)速率。通過給DAC提供具有更高的采樣速率的數(shù)據(jù)流，DAC414的輸出比已有技術(shù)DDS電路發(fā)生的信號(hào)具有更高頻譜純度。
DAC414的輸出如圖4中的具體實(shí)施例所示，與帶通濾波器416連接。這種濾波器可進(jìn)一步增大DAC414發(fā)生的信號(hào)的頻譜純度。但是，帶通濾波器416不可用于所有的實(shí)現(xiàn)中。
帶通濾波器416的輸出被提供給比較器418。正如已有技術(shù)的合成器中，采用如圖4中所示的比較器，具有高純度的正弦波可用于發(fā)生具有低抖動(dòng)的數(shù)字時(shí)鐘。
圖6顯示了一個(gè)替換實(shí)施例，其中不同的電路用來發(fā)生相位值Ф0...ФN-1。合成器600采用累加器組610來替換累加器410和累加器插補(bǔ)單元420。
如圖7中更充分地顯示，累加器組610包括N個(gè)累加器，其用710、712、714和716簡單示出。累加器如710、712、714和716中的每一個(gè)接收作為輸入的ФInc的值。對于CLKACC的每一個(gè)循環(huán)，將這個(gè)值加到存儲(chǔ)在累加器中的當(dāng)前值上。為了發(fā)生表示在相位上錯(cuò)開的值的信號(hào)Ф0...ФN-1，每一個(gè)累加器初始設(shè)置成稍微不同。
例如，累加器710可初始設(shè)置成0。累加器712可初始設(shè)置成(1/N)×ФInc。累加器714可初始設(shè)置成(2/N)×ФInc。這個(gè)模式按順序繼續(xù)，累加器716初始設(shè)置成(N-1)/N×ФInc。
圖7顯示了每一個(gè)累加器包含一條復(fù)位線。每次累加器復(fù)位時(shí)，初始值應(yīng)該加載到電路上。應(yīng)該認(rèn)識(shí)到，可以構(gòu)成含有復(fù)位電路的累加器，其中復(fù)位電路可計(jì)算并加載適當(dāng)?shù)某跏贾?。這個(gè)電路可為每個(gè)累加器單元的一部分?？晒┻x擇的，在系統(tǒng)中，如自動(dòng)測試系統(tǒng)800中，在合成器600被激活工作前，如工作站810的計(jì)算機(jī)控制器可計(jì)算所需要的值并將它存儲(chǔ)在累加器寄存器中。在電子電路工作之前設(shè)置并在累加器寄存器中加載值是電子電路的已知功能。
各種已知技術(shù)都可用來構(gòu)成合成器，如合成器400或600。為了獲得高頻譜純度，我們希望DAC414具有高采樣速率和相對大的位數(shù)。在優(yōu)選實(shí)施例中，DAC414每秒將接收至少2G個(gè)值(2×109)。更優(yōu)選的，DAC414每秒將接收4G個(gè)值。在當(dāng)前預(yù)期實(shí)現(xiàn)中，采用4.8GHz的DAC。
在當(dāng)前優(yōu)選實(shí)施例中，輸入到DAC414的每一個(gè)數(shù)字值都有10位。作為一種減小計(jì)算舍入(roundoff)影響的方式，發(fā)生應(yīng)用于DAC414的數(shù)字值的電路可以發(fā)生比變換中采用的DAC414更多的位值。例如，每一個(gè)值優(yōu)選具有至少14位的分辨率。在當(dāng)前預(yù)期實(shí)現(xiàn)中，所發(fā)生的值具有18位的分辨率。
分頻器424、計(jì)數(shù)器426和選擇器422具有以DAC414的采樣速率工作的元件。因此，需要相對高頻元件來滿足這些元件。制造以這個(gè)速度工作的電路元件的技術(shù)是已知的。例如，用ECL或SiGe工藝制造的電路可工作在所需速度上。在優(yōu)選實(shí)施例中，在用于其它功能的自動(dòng)測試800中，這些元件將用單個(gè)ASIC或ASIC的一部分來實(shí)現(xiàn)。例如，這些特性可用包含DAC414的相同集成電路芯片的一部分來實(shí)現(xiàn)。
上述結(jié)構(gòu)的一個(gè)優(yōu)點(diǎn)為正弦組412和累加器組610或累加器410和累加器插補(bǔ)單元420不需要工作在與DAC414相同的數(shù)據(jù)速率上。因此，這些元件及任何其它用CLKACC為時(shí)鐘的元件可用相對低速電路來實(shí)現(xiàn)。在優(yōu)選實(shí)施例中，CLKACC將工作在低于500MHz的頻率。在當(dāng)前優(yōu)選實(shí)施例中，CLKACC將工作在低于200MHz的頻率。這些時(shí)鐘速率對應(yīng)于N值，該N值至少為32。在當(dāng)前優(yōu)選實(shí)施例中，N為64。
許多用來實(shí)現(xiàn)工作在這個(gè)頻率范圍的電路都是已知的。例如，CMOS廣泛用于構(gòu)成工作在這個(gè)范圍的電路。CMOS ASIC可用于這些元件。但是，因?yàn)樵O(shè)計(jì)簡單，相對低成本的CMOS柵陣列可用于實(shí)現(xiàn)這些元件。而且，CMOS的小尺寸和相對低的功耗允許上述合成器在應(yīng)用中實(shí)際實(shí)現(xiàn)，其中這些應(yīng)用對尺寸、功耗及/或成本很敏感，如自動(dòng)測試系統(tǒng)。
如上所述，通過形成高速數(shù)字值流，合成器發(fā)生具有高頻譜純度的信號(hào)。這些值表示正弦波的樣值并用作DAC的輸入。對于每一個(gè)低頻時(shí)鐘周期，通過交織多個(gè)正弦單元的輸出來構(gòu)成這個(gè)數(shù)字值流。正弦單元的輸出表示正弦波的樣值，在交織的數(shù)據(jù)流中，每個(gè)采樣具有與正弦波相同的頻率。但是，這些正弦波的采樣速率較低。其它發(fā)生表示正弦波樣值并將它們交織的電路的實(shí)現(xiàn)是可以的。
因此，已經(jīng)對本發(fā)明的至少一個(gè)具體實(shí)施例的幾個(gè)方面進(jìn)行了描述說明，可以理解，本領(lǐng)域的技術(shù)人員很容易想到各種改變、修正和改進(jìn)。這種改變、修正和改進(jìn)也是本公開的一部分，而且屬于本發(fā)明的精神和范圍之內(nèi)。因此，上述說明和附圖僅僅是例子的形式。
例如，結(jié)合合成器對本發(fā)明進(jìn)行描述，其中合成器發(fā)生正弦波，然后正弦波轉(zhuǎn)換成低抖動(dòng)數(shù)字時(shí)鐘。本發(fā)明可發(fā)生用于其它應(yīng)用的正弦波。
此外，結(jié)合自動(dòng)測試裝置圖例示出了本發(fā)明。但是，本發(fā)明適用于任何希望得到高頻譜純度的正弦波或低抖動(dòng)數(shù)字時(shí)鐘的其它領(lǐng)域。
而且，也應(yīng)該認(rèn)識(shí)到，除了正弦波外，DDS可用于發(fā)生其它信號(hào)。正弦組412可用存儲(chǔ)器或?qū)崿F(xiàn)除了正弦函數(shù)外的其它函數(shù)的數(shù)學(xué)引擎取代。
圖4顯示了合成器400的每一階都被定時(shí)，允許電路級(jí)聯(lián)(pipeline)。電路也可不必級(jí)聯(lián)。
此外，上面描述說明了DDS電路發(fā)生多個(gè)數(shù)字值流，每個(gè)數(shù)字值流都表示一個(gè)正弦波，它與其它數(shù)字值流表示的正弦波偏移了一個(gè)恒定相位。通過給正弦組410提供多個(gè)相位輸入來獲得這些數(shù)據(jù)流，相互間偏移一個(gè)均勻量。通過給正弦組中的每個(gè)正弦單元提供一個(gè)控制輸入也可獲得相同效果，其中正弦組的每個(gè)正弦單元對應(yīng)的正弦波其相位稍微不同。例如，正弦組412不是接收表示N個(gè)不同相位的N個(gè)輸入，而是正弦組412可以包含N個(gè)存儲(chǔ)器，每個(gè)存儲(chǔ)器存儲(chǔ)用于具有不同相位的正弦波的值。
另一個(gè)例子，請注意，加法器、正弦組內(nèi)的正弦單元和選擇器輸入都“排序”。這個(gè)排序是一種“邏輯”排序，某種意義上，這種排序用來確定哪一個(gè)相位輸入連接到哪一正弦單元或哪一個(gè)正弦單元連通到選擇器輸出。這種邏輯排序并不意味著當(dāng)構(gòu)造包含該單元的芯片時(shí)，需要任何特定物理排序。可采用任何方便的構(gòu)造技術(shù)。此外，可用任何方便的系統(tǒng)建立這種排序。例如，沒有必要將選擇器422的控制輸入0將第一個(gè)值按順序轉(zhuǎn)換到輸出。保存希望得到的信號(hào)排序的任何編號(hào)系統(tǒng)或習(xí)慣都可用。
此外，計(jì)數(shù)器426示出為由倍頻器中發(fā)生的時(shí)鐘來定時(shí)。任何發(fā)生具有已知頻率關(guān)系的兩個(gè)時(shí)鐘的便利方法都可用。例如，可發(fā)生較高頻率的時(shí)鐘來供給時(shí)鐘計(jì)數(shù)器426，將在分頻器中發(fā)生的具有較高頻率時(shí)鐘的CLKACC作為輸入。此外，雖然是優(yōu)選的，但沒有嚴(yán)格要求這些時(shí)鐘都發(fā)自同一時(shí)鐘。
此外，我們說明了正弦單元可用查詢表或數(shù)學(xué)引擎實(shí)現(xiàn)。也可以將查詢表和計(jì)算相結(jié)合，用于發(fā)生每個(gè)正弦單元提供的數(shù)據(jù)流。例如，一個(gè)查詢表可以僅有29個(gè)位置，那意味著存儲(chǔ)器僅由9個(gè)地址線尋址。但是，累加器410可具有超過9位的分辨率。在這種情況下，累加器的高階位將用于從一個(gè)查詢表中選擇基值。然后，累加器的低階位可用于在基值和存儲(chǔ)器下一個(gè)地址處的值之間進(jìn)行插值?？刹捎煤唵蔚木€性插值，雖然也可構(gòu)造其它更為復(fù)雜的插值形式。
此外，描述說明了DDS合成器用于發(fā)生高頻譜純度的正弦波。同樣的電路可用于發(fā)生比用傳統(tǒng)DDS電路更高頻率的正弦波。在傳統(tǒng)DDS電路中，所發(fā)生的正弦波的頻率限制為1/2 CLKACC的頻率。在所述的具體實(shí)施例中，所發(fā)生的正弦波的頻率限制在N×1/2 CLKACC的頻率。
權(quán)利要求
1.一種發(fā)生周期信號(hào)的方法，包括a)提供多個(gè)數(shù)字值流，每一個(gè)數(shù)字值流表示所要發(fā)生的周期信號(hào)的樣值；b)將多個(gè)數(shù)字值流交織，以產(chǎn)生最終數(shù)字值流；c)將最終數(shù)字值流轉(zhuǎn)換成模擬信號(hào)。
2.如權(quán)利要求1所述的方法，還包括發(fā)生與周期信號(hào)的周期成比例的多個(gè)相位信號(hào)，其中，多個(gè)數(shù)字值流中的每一個(gè)值響應(yīng)于相位信號(hào)中的一個(gè)相位信號(hào)而提供。
3.如權(quán)利要求2所述的方法，還包括通過重復(fù)地給相位信號(hào)增加一個(gè)相位增量來發(fā)生每一個(gè)相位信號(hào)。
4.如權(quán)利要求3所述的方法，還包括通過改變相位增量來控制周期信號(hào)的周期。
5.如權(quán)利要求1所述的方法，還包括處理所述模擬信號(hào)，以提供方波信號(hào)。
6.如權(quán)利要求3所述的方法，還包括使用方波信號(hào)作為發(fā)生波形的電路的時(shí)鐘。
7.如權(quán)利要求1所述的方法，其中，最終數(shù)字值流每秒包含的值超過4G個(gè)。
8.如權(quán)利要求7所述的方法，其中，多個(gè)數(shù)字值流中的每一個(gè)數(shù)字值流每秒包含的值少于500M個(gè)。
9.如權(quán)利要求7所述的方法，其中，最終數(shù)字值流中的每一個(gè)數(shù)字值具有至少12位的分辨率。
10.如權(quán)利要求1所述的方法，其中，多個(gè)數(shù)字值流包含至少32個(gè)數(shù)字值流。
11.一種用于產(chǎn)生周期信號(hào)的裝置，包括a)第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，其中第二時(shí)鐘信號(hào)的頻率為第一時(shí)鐘信號(hào)的倍數(shù)；b)多個(gè)電路，每個(gè)電路都具有控制輸入、時(shí)鐘輸入和輸出，每個(gè)電路在它的輸出中產(chǎn)生一個(gè)值，表示在其控制輸入所確定的時(shí)間上的模擬信號(hào)的樣值；c)選擇器電路，具有多個(gè)可轉(zhuǎn)換輸入，每一個(gè)可轉(zhuǎn)換輸入連接到多個(gè)電路之一的輸出，及控制輸入，通過第二時(shí)鐘信號(hào)定時(shí)，其中，當(dāng)控制輸入通過第二時(shí)鐘信號(hào)定時(shí)時(shí)，選擇器電路將可變換輸入中的一個(gè)不同的輸入連接到選擇器的輸出；d)數(shù)模轉(zhuǎn)換器，具有耦合到選擇器電路的輸出的數(shù)字輸入且模擬輸出表示模擬信號(hào)。
12.如權(quán)利要求11所述的裝置，其中，第二時(shí)鐘信號(hào)具有的頻率為第一時(shí)鐘信號(hào)的頻率的至少32倍。
13.如權(quán)利要求11所述的裝置，其中，多個(gè)電路是CMOS電路。
14.如權(quán)利要求11所述的裝置，其中，多個(gè)電路在單個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)。
15.如權(quán)利要求11所述的裝置，還包含連接到模數(shù)轉(zhuǎn)換器的輸出的濾波器。
16.如權(quán)利要求15所述的裝置，還包含連接到濾波器的輸出的比較器。
17.一種包含波形發(fā)生器的自動(dòng)測試裝置，波形發(fā)生器具有時(shí)鐘輸入，其中，所述時(shí)鐘獲取自如權(quán)利要求16所述的比較器的輸出。
18.如權(quán)利要求17所述的自動(dòng)測試裝置，其中，第二時(shí)鐘信號(hào)具有至少4GHz的頻率。
19.如權(quán)利要求11所述的裝置，其中，多個(gè)電路中的每一個(gè)電路包含多個(gè)累加器，每個(gè)累加器通過第一時(shí)鐘信號(hào)定時(shí)。
20.如權(quán)利要求19所述的裝置，其中，每一個(gè)累加器包含耦合到可編程寄存器的輸入。
21.如權(quán)利要求11所述的裝置，其中，多個(gè)電路中的每一個(gè)電路包含存儲(chǔ)器。
22.如權(quán)利要求21所述的裝置，其中，多個(gè)電路中的每一個(gè)存儲(chǔ)器存儲(chǔ)正弦波的樣值。
23.一種用于產(chǎn)生輸出信號(hào)的裝置，包括a)第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，第二時(shí)鐘信號(hào)的頻率為第一時(shí)鐘信號(hào)頻率的倍數(shù)；b)多個(gè)累加器，每個(gè)累加器包含存儲(chǔ)位置和電路，以在第一時(shí)鐘信號(hào)的每一循環(huán)中，將預(yù)定量加到存儲(chǔ)位置中的值上；c)多個(gè)存儲(chǔ)器，具有地址輸入和數(shù)據(jù)輸出，每一個(gè)存儲(chǔ)器的地址輸入連接到累加器之一上，對于第一時(shí)鐘的每一循環(huán)，每一個(gè)存儲(chǔ)器響應(yīng)于地址輸入的值來產(chǎn)生輸出；d)選擇器電路，具有多個(gè)可轉(zhuǎn)換輸入，每一個(gè)可轉(zhuǎn)換輸入連接到多個(gè)電路中的一個(gè)電路的輸出，及控制輸入，通過第二時(shí)鐘信號(hào)定時(shí)，其中，當(dāng)控制輸入通過第二時(shí)鐘信號(hào)定時(shí)，選擇器電路將可轉(zhuǎn)換輸入中的一個(gè)不同的輸入連接到其輸出上；及e)數(shù)模轉(zhuǎn)換器，具有耦合到選擇器電路的輸出的數(shù)字輸入，且模擬輸出表示輸出信號(hào)。
24.如權(quán)利要求23所述的裝置，還包含連接到數(shù)模轉(zhuǎn)換器的輸出的濾波器。
25.如權(quán)利要求24所述的裝置，還包含耦合到數(shù)模轉(zhuǎn)換器的輸出的比較器，比較器具有用于數(shù)字時(shí)鐘的輸出。
26.一種具有任意波形發(fā)生器的自動(dòng)測試系統(tǒng)，任意波形發(fā)生器具有時(shí)鐘輸入，其中，時(shí)鐘輸入耦合到如權(quán)利要求25所述的數(shù)字時(shí)鐘上。
全文摘要
一種采用DDS信號(hào)發(fā)生器來產(chǎn)生具有高頻譜純度的信號(hào)或低抖動(dòng)數(shù)字時(shí)鐘的自動(dòng)測試系統(tǒng)。低抖動(dòng)時(shí)鐘具有可變頻率，而且可編程位控制其它測試功能，如任意波形的發(fā)生。DDS采用高分辨率、高采樣速率DAC來發(fā)生正弦波，正弦波然后轉(zhuǎn)換成數(shù)字時(shí)鐘。DDS信號(hào)發(fā)生器的結(jié)構(gòu)允許使用低成本CMOS電路來發(fā)生數(shù)據(jù)流，數(shù)據(jù)流被饋送給高采樣速率的DAC。
文檔編號(hào)G01R31/28GK1638263SQ20041010454
公開日2005年7月13日 申請日期2004年12月23日 優(yōu)先權(quán)日2003年12月23日
發(fā)明者詹森·梅西耶 申請人:泰拉丁公司