專利名稱：具有任意頻率控制時(shí)鐘的dds電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及信號(hào)發(fā)生，尤其是涉及以靈活方式發(fā)生周期信號(hào)。
背景技術(shù)：
直接數(shù)字合成(“DDS”)是一種用于發(fā)生需要控制一個(gè)或多個(gè)信號(hào)屬性的周期信號(hào)的技術(shù)?？赏ㄟ^DDS控制周期或波形來發(fā)生模擬信號(hào)。
圖1顯示了傳統(tǒng)DDS結(jié)構(gòu)，DDS 100用于發(fā)生正弦波，正弦波然后轉(zhuǎn)化為雙值時(shí)鐘(two-valued clock)。DDS 100接收累加器時(shí)鐘CLKACC和表示相位增量的數(shù)字輸入信號(hào)ΦInc。DDS輸出信號(hào)FOUT?？赏ㄟ^改變CLKACC的頻率及/或改變相位增量ΦInc來設(shè)定FOUT的頻率。
工作時(shí)，累加器110在每一個(gè)CLKACC循環(huán)產(chǎn)生新輸出值ΦA(chǔ)cc。為了產(chǎn)生每個(gè)新值，累加器110將ΦInc加到它當(dāng)前的內(nèi)容上。如圖1所示，累加器110可由加法器110a和寄存器110b構(gòu)成。
累加器110的值用作正弦單元112的控制輸入。正弦單元112將每個(gè)相位值ΦA(chǔ)cc轉(zhuǎn)化成相應(yīng)的振幅值。在圖示中，DDS信號(hào)發(fā)生器正產(chǎn)生正弦波，因此，振幅值與值ΦA(chǔ)cc通過函數(shù)sin(ΦA(chǔ)cc)相關(guān)。正弦單元112可采用數(shù)學(xué)引擎(math engine)來發(fā)生所需要的輸出，數(shù)學(xué)引擎為配置成產(chǎn)生與輸入信號(hào)有特定數(shù)學(xué)關(guān)系的輸出信號(hào)的電路?？晒┻x擇的，可通過預(yù)計(jì)算每一個(gè)控制輸入值所需要的輸出值來實(shí)現(xiàn)正弦單元。然后將這些預(yù)計(jì)算的輸出值存儲(chǔ)在控制輸入尋址的存儲(chǔ)單元的存儲(chǔ)器中。工作時(shí)，控制輸入作為存儲(chǔ)器地址，以致對(duì)于每一個(gè)作為輸入的ΦA(chǔ)cc從存儲(chǔ)器中讀取所需要的sin(ΦA(chǔ)cc)的輸出值。
正弦單元112的輸出是周期性的。得到周期性是因?yàn)槔奂悠?10溢出。對(duì)于CLKACC的每一個(gè)循環(huán)，存儲(chǔ)在累加器110中的值增大(或如果采用ΦInc的負(fù)值則減小)。最終，累加器110的值溢出(或如果采用ΦInc的負(fù)值則下溢)。選擇累加器的滿刻度值為對(duì)應(yīng)2π弧度的相位。如果加入ΦInc會(huì)導(dǎo)致ΦA(chǔ)cc的值超過2π弧度，超過量為x，溢出后，累加器僅存儲(chǔ)值x。因此，累加器的溢出具有與開始周期波形的新循環(huán)相同的作用，適當(dāng)?shù)南辔魂P(guān)系保留在一個(gè)循環(huán)末尾和下一循環(huán)初始之間。
可通過改變累加器110溢出所花的時(shí)間來控制波形Fout一個(gè)循環(huán)的持續(xù)時(shí)間。這個(gè)時(shí)間可通過改變時(shí)鐘CLKACC的頻率來控制。這個(gè)時(shí)間也可通過改變?chǔ)礗nc的值來控制。
然后將表示sin(ΦA(chǔ)cc)的數(shù)字值饋送到DAC114上，將其轉(zhuǎn)化為量化的模擬信號(hào)。通常，數(shù)模轉(zhuǎn)換器的輸出連接一個(gè)濾波器，以平滑量化的信號(hào)。如果需要正弦波，濾波器很可能是帶通濾波器，因?yàn)閹V波器將增強(qiáng)信號(hào)的“頻譜純度(spectral purity)”，其中在帶通濾波器的通帶內(nèi)包含了希望得到的正弦波頻率。如果希望得到數(shù)字信號(hào)，如時(shí)鐘信號(hào)，可將模擬信號(hào)饋送到比較器118上，使信號(hào)變成方形。因此，DDS信號(hào)發(fā)生器提供了發(fā)生可控頻率時(shí)鐘的方便機(jī)制。
因?yàn)椴ㄐ蜦out的頻率受CLKACC的頻率影響，不可能任意設(shè)置CLKACC的頻率。有些應(yīng)用其中希望用到DDS，但DDS必須與在其它頻率上定時(shí)(clocked)的電路兼容。這種應(yīng)用的一個(gè)例子就是自動(dòng)測(cè)試裝置。圖7以極其簡(jiǎn)化的形式顯示了這種類型的自動(dòng)測(cè)試系統(tǒng)800的方框圖，這種自動(dòng)測(cè)試系統(tǒng)可用來測(cè)試半導(dǎo)體芯片。這種系統(tǒng)的一個(gè)例子就是美國(guó)馬薩諸塞洲波士頓的Teradyne公司出售的TigerTM測(cè)試系統(tǒng)。
測(cè)試系統(tǒng)包含控制測(cè)試系統(tǒng)800的工作站810。工作站810運(yùn)行測(cè)試程序，其設(shè)置測(cè)試體812內(nèi)的硬件，并讀取測(cè)試結(jié)果。工作站也給操作員提供了一個(gè)接口，以便操作員可提供命令或數(shù)據(jù)用于測(cè)試特殊類型的半導(dǎo)體器件。例如，運(yùn)行在工作站810上的程序可改變測(cè)試體812內(nèi)的保存ΦInc值的寄存器的值，以改變測(cè)試系統(tǒng)內(nèi)的時(shí)鐘頻率。
為了充分測(cè)試許多類型的器件，必須發(fā)生和測(cè)量模擬和數(shù)字測(cè)試信號(hào)。測(cè)試體812內(nèi)為數(shù)字“管腳(pin)”820和模擬裝置818。兩者都連接到受測(cè)器件850。數(shù)字管腳為發(fā)生或測(cè)量數(shù)字信號(hào)或DC電壓和電流的電路。相反，模擬裝置發(fā)生和測(cè)量模擬信號(hào)。
圖形發(fā)生器816給數(shù)字管腳820和模擬裝置818提供了控制輸入。這些控制輸入定義了應(yīng)該發(fā)生或測(cè)量測(cè)試信號(hào)的值和時(shí)間。為了確保精確測(cè)試，數(shù)字管腳和模擬裝置的動(dòng)作通常必須同步。定時(shí)發(fā)生器814提供了定時(shí)信號(hào)，它使測(cè)試體812內(nèi)各種元件的操作同步。
自動(dòng)測(cè)試裝置做成可編程，以便能夠測(cè)試許多不同類的器件。通常，希望能在自動(dòng)測(cè)試裝置內(nèi)發(fā)生可編程頻率的數(shù)字時(shí)鐘。這種應(yīng)用的一個(gè)例子被稱作任意波形發(fā)生(AWG)。AWG 822用可控頻率時(shí)鐘來形成幾乎可編程為任意形狀的波形。在現(xiàn)有技術(shù)中，DDS信號(hào)發(fā)生器100用作對(duì)于AWG的時(shí)鐘。
自動(dòng)測(cè)試裝置有時(shí)也包含稱作數(shù)字變換器(digitizer)的模擬裝置。數(shù)字變換器823也依賴時(shí)鐘，它應(yīng)優(yōu)選可編程的。
因?yàn)镈DS電路是以時(shí)鐘CLKACC來定時(shí)的，隨之產(chǎn)生了困難。圖形發(fā)生器816或定時(shí)發(fā)生器814可以以不同頻率輸出命令或控制信號(hào)。我們極希望，DDS即使以不同頻率時(shí)鐘來定時(shí)也很容易與系統(tǒng)其它部分連接。
在自動(dòng)測(cè)試系統(tǒng)中，通常，控制模擬裝置和數(shù)字管腳中的信號(hào)間的時(shí)間關(guān)系非常重要。由此，我們希望測(cè)試機(jī)中的所有裝置與某些定時(shí)基準(zhǔn)同步。即使DDS電路與系統(tǒng)其它部分工作在不同的時(shí)鐘頻率上，我們也希望，用于DDS中的時(shí)鐘與用于控制整個(gè)系統(tǒng)定時(shí)的時(shí)鐘同步。

發(fā)明內(nèi)容
本發(fā)明的目的是提供與外部時(shí)鐘同步的DDS電路。
上述及其它目的通過DDS電路實(shí)現(xiàn)，其中DDS電路含有工作在第一頻率的累加器和工作在第二頻率的累加器。根據(jù)頻率間的關(guān)系，將出現(xiàn)時(shí)鐘間的名義(nominal)重合點(diǎn)。在這些重合點(diǎn)，一個(gè)累加器被加載另一累加器的值。
在優(yōu)選實(shí)施例中，DDS電路用在含有以第一頻率定時(shí)的中心控制電路的自動(dòng)測(cè)試裝置中，DDS電路以不同于第一頻率的DDS時(shí)鐘頻率工作。


圖1示出了現(xiàn)有技術(shù)的DDS電路；圖2示出了工作在系統(tǒng)中的DDS電路，該系統(tǒng)在不同于DDS電路的時(shí)鐘頻率上定時(shí)；圖3示出了有助于理解累加相位誤差的圖形；圖4示出了工作在系統(tǒng)中的改進(jìn)的DDS電路，該系統(tǒng)在不同于DDS電路的時(shí)鐘頻率上定時(shí)；圖5示出了可用于圖4電路的倍頻器的方框圖；圖6為有助于理解圖4電路的工作的流程圖；及圖7是現(xiàn)有技術(shù)的自動(dòng)測(cè)試系統(tǒng)的簡(jiǎn)化方框圖。
具體實(shí)施例方式
圖2顯示了數(shù)字合成電路的簡(jiǎn)化方框圖，它工作在采用不同于DDS電路的頻率的系統(tǒng)中。DDS214發(fā)生FOUT。DDS214可為如現(xiàn)有技術(shù)所示的DDS電路?？晒┻x擇的，DDS214可以是與本申請(qǐng)同一天申請(qǐng)的題為“具有改善的信號(hào)純度的高分辨率合成器(HIGHRESOLUTION SYNTHESIZER WITH IMPROVED SIGNALPURITY)”的未決專利申請(qǐng)中所示的電路，將它合并在此以供參考。不管DDS214的確切結(jié)構(gòu)如何，DDS214的時(shí)鐘頻率都影響FOUT的頻率。
DDS214以時(shí)鐘CLKACC來定時(shí)。為了示出的目的，CLKACC的頻率是75MHz。實(shí)際頻率取決于想要的FOUT特性。此外，正如下面所描述說明的，CLKACC由倍頻器212發(fā)生。因?yàn)楸额l器212精度有限，CLKACC也許沒有完全想要得到的頻率。因此，本例中CLKACC“名義上(nominally)”具有75MHz的頻率。
倍頻器212接收系統(tǒng)時(shí)鐘CLKSys的輸入。在DDS214用于自動(dòng)測(cè)試系統(tǒng)的模擬裝置的優(yōu)選實(shí)施例中，如測(cè)試系統(tǒng)800的AWG822中，CLKSys是由定時(shí)發(fā)生器814發(fā)生的時(shí)鐘。CLKSys用來給測(cè)試系統(tǒng)的其它部分作時(shí)鐘，如圖形發(fā)生器816和數(shù)字管腳820。
因?yàn)閷?duì)于模擬裝置，如AWG822來說，將它與測(cè)試系統(tǒng)的其它部分同步很重要，CLKACC優(yōu)選來自CLKSys，如圖2所示。
此外，測(cè)試系統(tǒng)800相對(duì)于CLKSys編程。因此，它有利于指定每一個(gè)CLKSys循環(huán)所需的DDS214的相位增量。圖2中，每一個(gè)CLKSys循環(huán)的相位增量表示為ΦInc_Sys。工作時(shí)，雖然累加器110必須接收ΦInc的值，它適用于以CLKSys為時(shí)鐘的累加器。倍頻器210將ΦInc_Sys轉(zhuǎn)換為ΦInc。
倍頻器212和乘法器210都根據(jù)CLKSys和CLKACC間的比率來決定它們的比例因子(scale factor)。乘法器210可為本技術(shù)領(lǐng)域所知的數(shù)字電路。例如，乘法器210可用數(shù)字乘法器和數(shù)字除法電路串接，以計(jì)算輸出，其表示輸入乘以需要的分?jǐn)?shù)。構(gòu)成整數(shù)乘法電路或除法電路相對(duì)容易。因而，即便那些不是整數(shù)的比例因子，也可以將這些比例因子用作整數(shù)的比率來很容易地實(shí)現(xiàn)。構(gòu)成先用整數(shù)除再用整數(shù)相乘以得到所需的比例因子的電路要比產(chǎn)生一個(gè)通過非整數(shù)量值進(jìn)行縮放的電路容易。這個(gè)原理尤其適用于縮放(scaling)時(shí)鐘頻率，而且也適應(yīng)用于縮放一個(gè)數(shù)，如將ΦInc_Sys轉(zhuǎn)化為ΦInc。在本技術(shù)領(lǐng)域中，這種電路是已知的。
倍頻器212可以是本技術(shù)領(lǐng)域已知的倍頻器?？捎煤竺婢o隨著倍頻器的分頻器產(chǎn)生輸出信號(hào)，輸出信號(hào)的輸出頻率與輸入信號(hào)的頻率具有所需要的頻率比。
圖2的電路產(chǎn)生具有名義值的ΦInc和ΦA(chǔ)CC信號(hào)，用來產(chǎn)生具有需要特性的輸出信號(hào)FOUT。例如，如果ΦInc_Sys值為5，乘法器210的輸出等于5×(100MHz/75MHz)。
圖3顯示了圖2系統(tǒng)的實(shí)際實(shí)現(xiàn)的結(jié)果。曲線410顯示了從對(duì)累加器定時(shí)所得到的累加相位值，其中累加器被饋送ΦInc_Sys和由時(shí)鐘CLKSys定時(shí)。我們可以看到，對(duì)于每一個(gè)CLKSys循環(huán)，累加器中的值增加相同量。
曲線412顯示了被饋送ΦInc_Sys和由時(shí)鐘CLKSys定時(shí)的累加器中的累加相位值的曲線。在這個(gè)例子中，CLKSys和CLKACC的比率為100/75(即4/3)。對(duì)于每4個(gè)CLKSys循環(huán)，CLKACC經(jīng)歷3個(gè)循環(huán)。重合點(diǎn)310A、310B和310C表示CLKSys的每4個(gè)循環(huán)。在這些點(diǎn)，CLKSys和CLKACC名義上在相同時(shí)間上轉(zhuǎn)換。可以說時(shí)鐘在這些點(diǎn)名義上重合。此外在這些點(diǎn)，兩個(gè)累加器中的累加相位值應(yīng)該相等。但是，圖3顯示，在重合點(diǎn)，兩個(gè)值實(shí)際上不重合且不相同。這些差別是由ΦInc的值與它的名義值不同產(chǎn)生的。此外，也存在延時(shí)或其它失真，這妨礙CLKACC按希望精確定時(shí)。
在這個(gè)例子中，4個(gè)CLKSys循環(huán)后，名義上就有3個(gè)CLKACC循環(huán)。這時(shí)，累加相位值應(yīng)該為3×(5×(4/3))＝20。如果ΦInc_Sys按每4個(gè)CLKSys循環(huán)加到累加器上，名義結(jié)果相同。但是，在實(shí)際系統(tǒng)中不可能產(chǎn)生輸出正是這個(gè)值的乘法器210。在這個(gè)例子中，ΦInc的值由5×(4/3)計(jì)算，值等于6.66666....。不可能構(gòu)成表示這個(gè)值的數(shù)字電路。保存ΦInc值的寄存器和用于計(jì)算的電路的位數(shù)有限。例如，不是存儲(chǔ)5×(4/3)的值，實(shí)際上可能存儲(chǔ)6.6的值。
對(duì)于這些應(yīng)用，6.6和5×(4/3)的差太小，對(duì)DDS電路工作沒有實(shí)際影響。在圖3的例子中，在重合點(diǎn)310A的累加相位為19.8而不是20。但是，在其它的應(yīng)用中，這個(gè)差也許很大，需要對(duì)DDS電路作出進(jìn)一步改進(jìn)。
例如，圖3顯示了曲線410和412間的差在每一個(gè)后續(xù)重合點(diǎn)增長(zhǎng)。這個(gè)差用累積相位誤差表示。當(dāng)DDS運(yùn)行更長(zhǎng)的時(shí)間段時(shí)，累積相位誤差增長(zhǎng)。
圖4顯示了經(jīng)改進(jìn)以限制相位誤差增長(zhǎng)的DDS電路400。DDS電路400包含寄存器110b和加法器110a構(gòu)成的累加器。加法器110a的一個(gè)輸入是寄存器110b的值。另一個(gè)輸入是ΦInc，來自乘法器210中的ΦInc_Sys，如上述連同圖2進(jìn)行討論。寄存器110b的輸出用作正弦單元112的相位控制輸入。正弦單元112與DAC114、帶通濾波器116和比較器118連接，以發(fā)生如上所述的信號(hào)FOUT。
累加器寄存器110b用信號(hào)CLK作為時(shí)鐘，它由CLKSys經(jīng)倍頻器212獲得。
DDS電路400包含具有累加器寄存器410b和加法器410a的第二累加器。加法器410a的輸入之一為ΦInc_Sys。另一個(gè)輸入為累加器寄存器410b的內(nèi)容。
曲線410(圖3)表示累加器寄存器410b的內(nèi)容。未經(jīng)校正，曲線412將表示累加器寄存器110b的內(nèi)容。但是，DDS電路400包含控制器414，它使累加器寄存器110b的內(nèi)容和累加器寄存器410b的內(nèi)容周期性同步。
控制器414使累加器寄存器110b的值和累加器寄存器410b的值周期性同步。當(dāng)CLK名義上與CLKSys重合時(shí)，控制器414使同步發(fā)生。如圖3所示，CLK名義上每隔4個(gè)CLKSys循環(huán)與CLKSys重合。
更普遍的，名義上的重合點(diǎn)可通過每個(gè)時(shí)鐘的頻率除以兩個(gè)頻率的最大公因子來確定。在本例中，100和75的最大公因子為25。因此，名義重合點(diǎn)每隔100MHz時(shí)鐘的4個(gè)循環(huán)及每隔75MHz時(shí)鐘的3個(gè)循環(huán)出現(xiàn)。
對(duì)于每一個(gè)名義重合點(diǎn)不必出現(xiàn)再同步。累加器應(yīng)該再同步的頻率取決于每一個(gè)循環(huán)引入的誤差量和整個(gè)應(yīng)用對(duì)這些誤差的容限。
控制器414存儲(chǔ)所需要的CLKSys脈沖數(shù)，這些脈沖必須通過兩個(gè)名義重合點(diǎn)之間。這個(gè)數(shù)可根據(jù)控制希望得到的CLK頻率值，由控制器414內(nèi)的電路來計(jì)算。可供選擇的，這個(gè)數(shù)可在工作站810中計(jì)算并加載到控制器414上。這個(gè)值優(yōu)選存儲(chǔ)在可編程數(shù)字存儲(chǔ)位置，如寄存器或計(jì)數(shù)器。工作時(shí)，當(dāng)累加器寄存器110b應(yīng)該與累加器寄存器410b再同步時(shí)，控制器414輸出控制信號(hào)。
為了再同步，控制器414斷言(asserts)連接到選擇器412上的控制線。選擇器412包含兩個(gè)可轉(zhuǎn)換輸入?？赊D(zhuǎn)換輸入之一連接到加法器110a的輸出上。同步之間，選擇器412將加法器110a的輸出轉(zhuǎn)換到累加器寄存器110b的輸入。
選擇器412的另一個(gè)可轉(zhuǎn)換輸入連接到累加器寄存器410b的輸出。再同步時(shí)，選擇器412將累加器寄存器410b的內(nèi)容轉(zhuǎn)換到累加器寄存器110b的輸入。這樣，累加器寄存器110b就周期性地再同步了，且累加相位誤差不會(huì)持續(xù)增長(zhǎng)，如圖3中所示。
如上所述，在一個(gè)名義重合點(diǎn)上，CLK和CLKSys應(yīng)該同時(shí)出現(xiàn)。但是，CLK和CLKSys也可能因?yàn)樾盘?hào)CLK發(fā)生不精確而異相(out ofphase)。為了避免任何與不精確有關(guān)的定時(shí)誤差，寄存器110b包含了由控制器414發(fā)生的復(fù)位輸入。控制器414在合適的時(shí)間斷言復(fù)位輸入，以將累加器寄存器410b的值加載到累加器寄存器110b上。
在給累加器寄存器110b發(fā)出復(fù)位命令前，選擇器412必須被切換且它的輸出穩(wěn)定。此外，必須確定CLKSys和CLK都達(dá)到它們的名義重合點(diǎn)。如果在CLKSys達(dá)到重合點(diǎn)之前這個(gè)值被加載到累加器寄存器110b上，則加載到寄存器110b上的值將是錯(cuò)誤的值，反映了在重合點(diǎn)之前的累加器410b中的值。相反，如果在CLK達(dá)到重合點(diǎn)之前這個(gè)值被加載到寄存器110b上，則加載到累加器寄存器上的值將初始為正確的值，但是，當(dāng)CLK達(dá)到重合點(diǎn)時(shí)，這個(gè)值將遞增，因此變?yōu)殄e(cuò)誤的值。
在其它信號(hào)一出現(xiàn)的條件下發(fā)生控制信號(hào)的控制器，如控制器414，在本技術(shù)領(lǐng)域中是公知的。傳統(tǒng)設(shè)計(jì)技術(shù)可以用來確保寄存器110b的更新出現(xiàn)在希望的時(shí)刻。
一個(gè)可供選擇的實(shí)現(xiàn)是用FIFO來確保累加器410b的值正確地加載到累加器110b上。例如，控制器414可以包含對(duì)CLKSys脈沖計(jì)數(shù)的電路。當(dāng)CLKSys達(dá)到重合點(diǎn)時(shí)，累加器410b的值被推入FIFO。控制器414也將計(jì)數(shù)CLK脈沖。當(dāng)CLK達(dá)到它的重合點(diǎn)時(shí)，值從FIFO彈出并加載到累加器110b上。這樣，適當(dāng)?shù)闹翟谶m當(dāng)?shù)臅r(shí)間被加載到累加器寄存器110b上。
FIFO的尺寸不需要很大。具有兩個(gè)存儲(chǔ)位置的FIFO可能就足夠了。
我們也希望CLK和CLKSys同步。圖5顯示，倍頻器212優(yōu)選用后面緊隨倍頻器512的分頻器510來實(shí)現(xiàn)。分頻器510包含用于同步的復(fù)位輸入。當(dāng)復(fù)位線被斷言(assert)和去斷言(deassert)時(shí)，下一個(gè)輸入脈沖將引起一個(gè)輸出脈沖。其后，輸出脈沖將以分頻速率發(fā)生。例如，如果分頻器510編程為除以4，輸入中的每4個(gè)時(shí)鐘脈沖將產(chǎn)生分頻器510的輸出中的一個(gè)脈沖。
在圖示實(shí)施例中，分頻器510的輸出被饋送到倍頻器512上。這里，倍頻器顯示為用倍增鎖相環(huán)(PLL)實(shí)現(xiàn)。對(duì)于每一個(gè)輸入到倍增PLL512的脈沖，發(fā)生多個(gè)脈沖。但是，發(fā)生的第一輸出脈沖將對(duì)應(yīng)分頻器510的輸出脈沖。因?yàn)榉诸l器510的輸出與復(fù)位后的系統(tǒng)時(shí)鐘同步，倍增PLL512的輸出的第一脈沖也與復(fù)位后的系統(tǒng)時(shí)鐘同步。
當(dāng)DDS電路400初始化為發(fā)生新信號(hào)時(shí)，應(yīng)優(yōu)選進(jìn)行倍頻器的同步。可以選擇在名義重合點(diǎn)處進(jìn)行同步，確保出現(xiàn)的任何誤差都不允許時(shí)鐘不同步。
圖6顯示了操作DDS電路的方法流程圖。在步驟610，相位增量被縮放，以對(duì)DDS電路提供適當(dāng)?shù)南辔辉隽?。比例因子是一個(gè)分?jǐn)?shù)，其分子為DDS的工作頻率而分母為提供給輸入的系統(tǒng)工作頻率。
在步驟612，發(fā)生含有希望得到的DDS頻率的時(shí)鐘。優(yōu)選的，這個(gè)時(shí)鐘通過縮放系統(tǒng)時(shí)鐘來發(fā)生。
在步驟614和616，相位值被累加。步驟614表示相位值以系統(tǒng)時(shí)鐘頻率累加。這個(gè)累加按與系統(tǒng)頻率有關(guān)的指定相位增量來進(jìn)行。在步驟616中，步驟610中累加計(jì)算的相位增量以步驟612中確定的DDS時(shí)鐘頻率進(jìn)行累加。
在步驟618中，校驗(yàn)DDS時(shí)鐘和系統(tǒng)時(shí)鐘是否名義上重合。如上所述，這個(gè)判決可通過對(duì)系統(tǒng)時(shí)鐘或發(fā)生的DDS時(shí)鐘進(jìn)行計(jì)數(shù)來進(jìn)行。可供選擇的，在DDS時(shí)鐘和它的名義值之差很小時(shí)，可以探測(cè)到名義重合點(diǎn)，其觀察到兩個(gè)時(shí)鐘的重合何時(shí)在很小的帶內(nèi)或誤差內(nèi)。在這點(diǎn)，可以假設(shè)時(shí)鐘是重合的。進(jìn)一步可供選擇的，可以通過監(jiān)測(cè)414步驟和416中確定的累加相位來探測(cè)重合。當(dāng)累加相位相等時(shí)，在很小的誤差內(nèi)，可以確定在該點(diǎn)上時(shí)鐘是重合的而且與累加值同步。
不考慮名義重合點(diǎn)是怎樣探測(cè)到的，如果對(duì)于一些循環(huán)沒有探測(cè)到重合，則處理回到步驟414和416，此處相位增量進(jìn)一步被累加。但是，如果累加相位名義上重合，則處理進(jìn)行到步驟620。
在步驟620，以系統(tǒng)時(shí)鐘頻率累加的相位替代以DDS頻率累加的相位。作為這個(gè)步驟的一個(gè)部分，DDS時(shí)鐘也可與系統(tǒng)時(shí)鐘進(jìn)行再同步。
如上所述，以這種允許信號(hào)頻率發(fā)生改變(即信號(hào)是靈活的)的方式能發(fā)生頻譜上很純的信號(hào)。這種時(shí)鐘可用來給要求純的、靈活的時(shí)鐘的自動(dòng)測(cè)試系統(tǒng)或其它應(yīng)用中的模擬或數(shù)字裝置定時(shí)。
上述系統(tǒng)可用于增加DDS的精度，確保DDS與系統(tǒng)時(shí)鐘保持同步。它也可根據(jù)系統(tǒng)命令，提供一個(gè)簡(jiǎn)易方式來改變DDS編程。例如，圖形發(fā)生器816可提供一個(gè)命令來改變DDS發(fā)生的信號(hào)的頻率。這種命令可以以ΦInc_Sys新值的形式出現(xiàn)。可通過改變相位增量命令來改變新編程的設(shè)置。在下一次再同步間隔，任何誤差都將自動(dòng)校正。
各種替換方式都是可能的。
例如，如上所述，F(xiàn)IFO用于緩沖累加器寄存器410b的輸出，直到值被存儲(chǔ)到累加器寄存器110b上的適當(dāng)時(shí)間。采用適當(dāng)?shù)目刂疲拇嫫骺杀贿B接來緩沖這些值，起到單字FIFO的作用。
正如所描述的，名義重合點(diǎn)通過對(duì)CLKSys脈沖計(jì)數(shù)來探測(cè)。因?yàn)镃LK來自于CLKSys，通過對(duì)CLK的脈沖計(jì)數(shù)可得到結(jié)果。
進(jìn)一步的，說明了各種量值間的數(shù)學(xué)關(guān)系。應(yīng)該認(rèn)識(shí)到，即使在這些數(shù)或這些值的計(jì)算中存在不精確或它們的值近似，上述電路和方法也是有效的。
此外，顯示了用硬件實(shí)現(xiàn)特定的功能。但是，部分功能可在軟件中實(shí)現(xiàn)作為電路結(jié)構(gòu)的一部分。
權(quán)利要求
1.一種使在DDS頻率上定時(shí)的DDS電路與第一時(shí)鐘同步的方法，DDS的第一相位增量根據(jù)第一時(shí)鐘的周期來指定，所述方法包括a)在來自第一時(shí)鐘的DDS頻率上發(fā)生時(shí)鐘；b)通過與DDS時(shí)鐘的頻率和第一時(shí)鐘的頻率之間的比率成比例地縮放第一相位增量來產(chǎn)生DDS相位增量；及c)在DDS電路內(nèi)的DDS累加器中累加DDS相位增量，DDS電路通過在DDS頻率上的時(shí)鐘來定時(shí)。
2.如權(quán)利要求1所述的方法，還包含a)在第二累加器中累加第一相位增量，第二累加器以第一時(shí)鐘為時(shí)鐘；b)用第二累加器中的值周期性地替代DDS累加器中的值。
3.如權(quán)利要求2所述的方法，其中，周期性地替代DDS累加器中的值的步驟包含以DDS頻率和第一時(shí)鐘的頻率之間的比率所確定的間隔來替代所述的值。
4.如權(quán)利要求3所述的方法，其中，所述的間隔為第一時(shí)鐘的周期與除以第一時(shí)鐘頻率和DDS頻率的最大公倍數(shù)的第一時(shí)鐘頻率之積的整數(shù)倍數(shù)。
5.如權(quán)利要求2所述的方法，其中，周期性地替代DDS累加器中的值的步驟包括當(dāng)DDS時(shí)鐘和第一時(shí)鐘名義上重合時(shí)替代所述的值。
6.如權(quán)利要求2所述的方法，其中，在DDS頻率上發(fā)生時(shí)鐘的步驟包括在頻率縮放電路內(nèi)發(fā)生時(shí)鐘，并且當(dāng)DDS累加器中的值被替代時(shí)，頻率縮放電路被復(fù)位。
7.如權(quán)利要求2所述的方法，還包含在與第一時(shí)鐘同步的時(shí)間上改變第一相位增量。
8.一種用于發(fā)生周期信號(hào)的裝置，包括a)具有第一頻率的第一時(shí)鐘；b)控制輸入；c)具有輸入和輸出的頻率轉(zhuǎn)換電路，其中，所述輸入被耦合至第一時(shí)鐘而所述輸出為第二頻率上的第二時(shí)鐘；d)具有輸入和輸出的算術(shù)電路，所述輸入和輸出都用數(shù)字值表示，輸出具有與輸入成比例的值，比例由第一頻率和第二頻率之間的比率來限定；e)具有控制輸入和時(shí)鐘輸入的直接數(shù)字合成電路，控制輸入連接到算術(shù)電路的輸出且時(shí)鐘輸入連接到第二時(shí)鐘。
9.如權(quán)利要求8所述的裝置，其中，所述直接數(shù)字合成電路包括具有控制輸入的累加器寄存器，且所述裝置還包括具有與控制輸入耦合的輸出的控制電路。
10.如權(quán)利要求9所述的裝置，其中，控制電路的輸出按周期間隔被斷言，所述周期間隔與除以第一時(shí)鐘頻率和第二時(shí)鐘頻率的最大公倍數(shù)的第一時(shí)鐘頻率成比例。
11.如權(quán)利要求9所述的裝置，其中，所述累加器寄存器具有輸入和輸出，所述裝置還包含加法器和選擇器，加法器具有至少兩個(gè)輸入和一個(gè)輸出，且選擇器具有至少兩個(gè)可轉(zhuǎn)換輸入、一個(gè)控制輸入和一個(gè)輸出，累加器寄存器的輸出被耦合到加法器的輸入之一且加法器的輸出被耦合到選擇器的可轉(zhuǎn)換輸入之一，并且選擇器的輸出被耦合到累加器寄存器的輸入。
12.如權(quán)利要求9所述的裝置，被合并到具有圖形發(fā)生器的自動(dòng)測(cè)試系統(tǒng)中，且圖形發(fā)生器以與第一時(shí)鐘同步的時(shí)鐘為時(shí)鐘。
13.一種自動(dòng)測(cè)試系統(tǒng)，包括a)系統(tǒng)控制單元，包含第一時(shí)鐘和相對(duì)于第一時(shí)鐘而指定的第一相位控制值；b)至少一個(gè)模擬裝置，用直接數(shù)字合成電路發(fā)生數(shù)字時(shí)鐘，直接數(shù)字合成電路包括i)具有輸入和輸出的頻率轉(zhuǎn)換電路，輸入被耦合到第一時(shí)鐘且輸出提供第二時(shí)鐘，第二時(shí)鐘與第一時(shí)鐘同步；及ii)累加器，對(duì)第二時(shí)鐘的每一個(gè)周期增加預(yù)定量，其中，預(yù)定量獲取自第一相位控制值。
14.如權(quán)利要求13所述的自動(dòng)測(cè)試系統(tǒng)，其中，模擬裝置包括任意波形發(fā)生器。
15.如權(quán)利要求13所述的自動(dòng)測(cè)試系統(tǒng)，其中，模擬裝置包括數(shù)字變換器。
16.如權(quán)利要求13所述的自動(dòng)測(cè)試系統(tǒng)，其中，直接數(shù)字合成電路還包括系統(tǒng)累加器，對(duì)于第一時(shí)鐘的每一個(gè)周期增大第一相位控制值。
17.如權(quán)利要求13所述的自動(dòng)測(cè)試系統(tǒng)，還包括以周期的間隔將系統(tǒng)累加器的值轉(zhuǎn)換到累加器上的控制電路。
全文摘要
用直接數(shù)字合成發(fā)生頻譜上純的、靈活的時(shí)鐘的測(cè)試系統(tǒng)。時(shí)鐘用于自動(dòng)測(cè)試系統(tǒng)的模擬和數(shù)字裝置。DDS電路與測(cè)試系統(tǒng)時(shí)鐘同步，因?yàn)樗冒l(fā)生自系統(tǒng)時(shí)鐘的DDS時(shí)鐘來定時(shí)。通過使用跟蹤相對(duì)于系統(tǒng)時(shí)鐘的累加相位的并行累加器，減小了累加相位誤差。在重合點(diǎn)，DDS累加器的累加相位被復(fù)位成系統(tǒng)累加器的值。
文檔編號(hào)G01R31/3167GK1641997SQ20041010454
公開日2005年7月20日 申請(qǐng)日期2004年12月23日 優(yōu)先權(quán)日2003年12月23日
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