專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，特別是涉及一種適用于使用測試裝置進(jìn)行并行測試(parallel test)等的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
作為使用測試裝置的并行測試，半導(dǎo)體存儲(chǔ)裝置的行方式測試(line mode test)是公知的(例如參照非專利文獻(xiàn)1)。首先，對(duì)行方式測試進(jìn)行簡要說明。圖13是表示上述非專利文獻(xiàn)1所記載的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成圖。如圖13所示，針對(duì)互補(bǔ)的副IO線SIO_T、SIO_B(位線對(duì))，設(shè)有寫入兼期望值寄存器(Multi Purpose Register，簡稱為“MPR”)1101和比較電路1102。比較電路1102由異或電路構(gòu)成，其輸出信號(hào)(一致檢測信號(hào))MATCH被線或(wired or)連接。由觸發(fā)器(flip flop)構(gòu)成的寫入兼期望值寄存器1101連接在主I/O線對(duì)(MIOT、MIOB)和副I/O線對(duì)(SIOT、SIOB)之間，對(duì)行方式測試(LMT)的復(fù)制·寫入和行讀出(line read)進(jìn)行并行比較，上述觸發(fā)器將由P溝道MOS晶體管P41和N溝道MOS晶體管N49構(gòu)成的反相器、以及由P溝道MOS晶體管P42和N溝道MOS晶體管N50構(gòu)成的反相器的輸出和輸入交叉連接。當(dāng)寫入兼期望值寄存器1101被激活時(shí)，電源電位和接地電位被供給寫入兼期望值寄存器1101的CRE_B、CRE_T。
在進(jìn)行行方式測試時(shí)，測試數(shù)據(jù)被寫入寫入兼期望值寄存器1101(在每行上可為隨機(jī)模式(Random Pattern))，隨機(jī)模式數(shù)據(jù)同時(shí)被寫入與所選擇的字線連接的存儲(chǔ)單元中。信號(hào)TR變?yōu)楦唠娖?，測試比較觸發(fā)信號(hào)COMP變?yōu)榈碗娖?。主IO線MIOT、MIOB的互補(bǔ)數(shù)據(jù)被存儲(chǔ)在寫入兼期望值寄存器1101的觸發(fā)器中，然后經(jīng)由導(dǎo)通狀態(tài)的N溝道MOS晶體管N41、N42，被傳輸?shù)礁盜O線SIO_T、SIO_B，然后被寫入與所選擇的字線連接的存儲(chǔ)單元中。
當(dāng)測試比較觸發(fā)信號(hào)COMP變?yōu)楦唠娖?、信?hào)TR變?yōu)榈碗娖綍r(shí)，在各比較器1102中進(jìn)行并行比較，對(duì)讀出數(shù)據(jù)和期望值數(shù)據(jù)進(jìn)行一致檢測。具體地講，使N溝道MOS晶體管N41和N42截止，N溝道MOS晶體管N43和N44導(dǎo)通。當(dāng)作為寫入數(shù)據(jù)的MIOT變?yōu)楦唠娖?、MIOB變?yōu)榈碗娖綍r(shí)，在柵極接收寫入兼期望值寄存器1101的保持值的N溝道MOS晶體管N46導(dǎo)通，N溝道MOS晶體管截止，當(dāng)傳輸讀出數(shù)據(jù)的副IO線SIO_B變?yōu)楦唠娖綍r(shí)(不合格(fail)時(shí))，N溝道MOS晶體管N48導(dǎo)通，一致檢測信號(hào)MATCH變?yōu)榈碗娖?檢測出錯(cuò)誤)。另一方面，當(dāng)副IO線SIO_B變?yōu)榈碗娖綍r(shí)，N溝道MOS晶體管N48截止，一致檢測信號(hào)線MATCH變?yōu)楦唠娖?。在進(jìn)行使主IO線MIOT、MIOB分別變?yōu)榈碗娖?、高電平的寫入時(shí)，N溝道MOS晶體管N45導(dǎo)通，同樣地進(jìn)行錯(cuò)誤檢測。在與信號(hào)線MATCH連接的多個(gè)比較器中的任意一個(gè)檢測出不一致的情況下，從MATCH中送出錯(cuò)誤信號(hào)，并輸出到輸出端子DQ(未圖示)。在1個(gè)讀周期中，可以檢測出1行中的任何不合格。
此外，作為行方式測試的變形，從寫入總線直接提供寫入數(shù)據(jù)和期望值的構(gòu)成也是公知的(例如參照專利文獻(xiàn)1)。該現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置被構(gòu)成為，利用測試單元來比較分別從存儲(chǔ)單元陣列的被選擇的多列中讀出的數(shù)據(jù)和期望值，然后輸出比較結(jié)果，并且進(jìn)行與多列相關(guān)的測試的測試單元被共通的設(shè)置為多列。即，如圖14(與專利文獻(xiàn)1的圖2對(duì)應(yīng))所示，第一差動(dòng)放大器60與位線對(duì)BL、/BL連接，并且設(shè)有寫入用總線W、/W、讀出用總線R、/R、讀出/測試電路7，在進(jìn)行測試時(shí)，列解碼器4首先將從交錯(cuò)的多條位線對(duì)BL、/BL讀出的數(shù)據(jù)與預(yù)先提供的期望值數(shù)據(jù)進(jìn)行比較，并輸出各個(gè)比較結(jié)果，然后列解碼器4將從剩余的交錯(cuò)的多條位線對(duì)BL、/BL讀出的數(shù)據(jù)與預(yù)先提供的期望值數(shù)據(jù)進(jìn)行比較，并輸出各個(gè)比較結(jié)果。讀出/測試電路7具有連接在讀出用總線R、/R和數(shù)據(jù)總線DB、/DB之間的開關(guān)71，連接在讀出用總線R、/R和行測試總線LB、/LB之間的開關(guān)72，與數(shù)據(jù)總線DB、/DB連接的差動(dòng)放大器73，與行測試總線LB、/LB連接的期望值寫入電路74以及與行測試總線LB、/LB連接的錯(cuò)誤檢測電路75，如果在行方式測試時(shí)檢測到錯(cuò)誤，則輸出錯(cuò)誤標(biāo)志EF。
此外，具有輸入來自于多個(gè)單元陣列的讀出數(shù)據(jù)、判斷這些讀出數(shù)據(jù)是否一致的一致檢測電路，并將16IO壓縮為4IO的構(gòu)成也是公知的。(例如參照專利文獻(xiàn)2)在圖15中以模塊圖表示的構(gòu)成是上述專利文獻(xiàn)2所記載的現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的測試電路的構(gòu)成，它是在讀出時(shí)不需要期望值的構(gòu)成。它采用如下的構(gòu)成，即為了測試相鄰的存儲(chǔ)單元的數(shù)據(jù)干涉，將數(shù)據(jù)獨(dú)立地寫入各存儲(chǔ)單元的寫入放大器中。即，針對(duì)1個(gè)存儲(chǔ)單元1301，具有作為其外圍電路的第一至第四讀寫放大器(Ramp & Wamp)1302。在存儲(chǔ)單元1301上，設(shè)有X解碼器1304，輸入X地址并對(duì)其解碼，從而選擇字線；讀出放大器1305，與位線連接；以及列解碼器1306，輸入Y地址并對(duì)其解碼，從而選擇位線，將這些要素作為一個(gè)單位，稱為“單元”或“單元陣列塊”。在圖15中，X解碼器1304也可以與多個(gè)單元陣列塊共通地設(shè)計(jì)而構(gòu)成。
第一寫入數(shù)據(jù)總線與4個(gè)存儲(chǔ)單元陣列1301的各個(gè)第一寫入放大器(Wamp)共通地連接，第二寫入數(shù)據(jù)總線與第二寫入放大器(Wamp)共通地連接，第三寫入數(shù)據(jù)總線與第三寫入放大器(Wamp)共通地連接，第四寫入數(shù)據(jù)總線與第四寫入放大器(Wamp)共通地連接。在進(jìn)行行測試時(shí)，來自于第一至第四寫入數(shù)據(jù)總線(Write DataBus)的數(shù)據(jù)并行地提供給第一至第四寫入放大器。來自于寫入放大器(Wamp)的數(shù)據(jù)被寫入與所選擇的字線連接的存儲(chǔ)單元。
圖16是表示圖15所示的電路的、進(jìn)行并行測試方式的讀出時(shí)的連接構(gòu)成的圖。由列解碼器1306選擇的位線的讀出放大器輸出被讀出放大器(Ramp)放大，從4個(gè)存儲(chǔ)單元陣列的第一讀出放大器(Ramp)輸出的4個(gè)輸出信號(hào)被提供給第一比較器13030，同樣，從4個(gè)存儲(chǔ)單元陣列的第二至第四讀出放大器(Ramp)分別讀出的4個(gè)輸出信號(hào)被分別提供給第二至第四比較器13031～13033。在各比較器13030～13033中，當(dāng)被輸入的4個(gè)信號(hào)都是同一值時(shí)，則輸出合格(pass)信息，當(dāng)任意一個(gè)不一致時(shí)，輸出不合格(fail)信息。此外，還具有輸入比較器13030～13033的輸出、并判斷這些輸出是否一致的比較器，由此來壓縮比較結(jié)果。
非專利文獻(xiàn)1K.ARIMOTO et.al.，“A 60-ns 3.3-V-Only 16-MbitDRAM with Multipurpose Register，”IEEE，JOURNAL OF SOLID-STATECIRCUITS VOL.24，No.5，OCTOBER 1989，PP1184-1190專利文獻(xiàn)1特開平4-356799號(hào)公報(bào)(第5、6頁、圖1和圖2)專利文獻(xiàn)2特開2000-40397號(hào)公報(bào)(第4頁、圖3)在具有圖13所示的構(gòu)成的現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中，如果要改變寫入存儲(chǔ)單元的數(shù)據(jù)的值，則需要從輸入輸出總線MIOT、MIOB向寄存器1101提供數(shù)據(jù)。并且需要與讀出數(shù)據(jù)相對(duì)應(yīng)，準(zhǔn)備對(duì)應(yīng)的期望值數(shù)據(jù)。因此，進(jìn)行頻繁地改變進(jìn)程和其他數(shù)據(jù)的測試，將使動(dòng)作變得復(fù)雜。
此外，在具有圖13所示的構(gòu)成的現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中，如果要改變寫入存儲(chǔ)單元的數(shù)據(jù)的值，需要用于將數(shù)據(jù)從輸入輸出總線MIOT、MIOB提供給寄存器1101的額外的測試周期。
在圖14所示的構(gòu)成中，由于在進(jìn)行寫入時(shí)能重寫寫入數(shù)據(jù)，所以進(jìn)行并行讀出時(shí)，如果要改變期望值數(shù)據(jù)，則需要準(zhǔn)備對(duì)應(yīng)的期望值數(shù)據(jù)。
此外，在預(yù)取方式(在向存儲(chǔ)單元寫入數(shù)據(jù)的周期之前，將數(shù)據(jù)寫入寄存器的方式)的DRAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)中，如果要實(shí)現(xiàn)與上述相同的構(gòu)成，則需要設(shè)置用于在一個(gè)周期中重寫寫入數(shù)據(jù)/期望值的測試模式專用寫入總線，從而電路構(gòu)成變得復(fù)雜。
在圖15至圖16所示的構(gòu)成的情況下，對(duì)寫入數(shù)據(jù)的設(shè)定沒有限制，但在由于字線不良等缺陷而使得同時(shí)寫入的數(shù)據(jù)被固定為高電平或低電平的情況下，會(huì)被第一級(jí)的一致檢測電路判斷為合格(pass)。即，在圖16所示的構(gòu)成中，在提供給一個(gè)比較器1303的4個(gè)讀出數(shù)據(jù)全部是期望值的反轉(zhuǎn)數(shù)據(jù)的情況下，也會(huì)合格，從而產(chǎn)生誤判。
因此，本發(fā)明的主要目的在于，提供一種抑制電路規(guī)模增大、容易與使數(shù)據(jù)變化的測試對(duì)應(yīng)、能提高可測試性的半導(dǎo)體存儲(chǔ)裝置。

發(fā)明內(nèi)容
用于實(shí)現(xiàn)上述目的的本發(fā)明一個(gè)技術(shù)方案所涉及的裝置是具有在寫入周期前預(yù)取寫入數(shù)據(jù)的功能的半導(dǎo)體存儲(chǔ)裝置，該半導(dǎo)體存儲(chǔ)裝置可以將存儲(chǔ)被預(yù)取的數(shù)據(jù)的寫入寄存器(在進(jìn)行通常動(dòng)作時(shí)，作為寫入寄存器而工作)用作并行測試的寫入寄存器和向比較器提供期望值數(shù)據(jù)的期望值寄存器，并且可以根據(jù)來自于外部端子的反轉(zhuǎn)控制信號(hào)，使寫入寄存器的值正轉(zhuǎn)、反轉(zhuǎn)。
根據(jù)本發(fā)明，將預(yù)先保持寫入數(shù)據(jù)的寄存器用作期望值數(shù)據(jù)寄存器，在進(jìn)行測試時(shí)，通過從測試機(jī)等來控制反轉(zhuǎn)控制信號(hào)的值，從而不必將數(shù)據(jù)重寫入寫入寄存器，就能改變寫入數(shù)據(jù)、期望值數(shù)據(jù)。


圖1是表示本發(fā)明一個(gè)實(shí)施例的構(gòu)成的圖。
圖2是表示本發(fā)明一個(gè)實(shí)施例中的讀寫放大器的構(gòu)成的圖。
圖3是表示本發(fā)明一個(gè)實(shí)施例中的寫入放大器的前一級(jí)電路的構(gòu)成的圖。
圖4是表示本發(fā)明一個(gè)實(shí)施例中的比較器(CCMPC)和判斷電路(CCMPN)的構(gòu)成的圖。
圖5是用于說明本發(fā)明一個(gè)實(shí)施例的并行測試模式的寫入動(dòng)作的波形圖。
圖6是用于說明本發(fā)明一個(gè)實(shí)施例的并行測試模式的讀出動(dòng)作的波形圖。
圖7是表示本發(fā)明一個(gè)實(shí)施例中的寫入寄存器的構(gòu)成的圖。
圖8是表示本發(fā)明一個(gè)實(shí)施例中的寫入寄存器的構(gòu)成的圖。
圖9是用于說明本發(fā)明一個(gè)實(shí)施例的正常模式下的寫入動(dòng)作的波形圖。
圖10是用于說明本發(fā)明一個(gè)實(shí)施例中的寫入寄存器的寫入模式的動(dòng)作的波形圖。
圖11是表示本發(fā)明另一個(gè)實(shí)施例的構(gòu)成的圖。
圖12是表示本發(fā)明另一個(gè)實(shí)施例中的比較器(CCMPC)和判斷電路(CCMPN)的構(gòu)成的圖。
圖13是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的測試電路的一個(gè)例子的圖。
圖14是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的測試電路的一個(gè)例子的圖。
圖15是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的測試電路的一個(gè)例子的圖。
圖16是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的測試電路的一個(gè)例子的圖。
具體實(shí)施例方式
以下對(duì)本發(fā)明的優(yōu)選實(shí)施方式進(jìn)行說明。參照?qǐng)D1，本發(fā)明的一個(gè)方案所涉及的半導(dǎo)體存儲(chǔ)裝置被構(gòu)成為，設(shè)有存儲(chǔ)單元陣列(101-1)，包含多個(gè)存儲(chǔ)單元；保持電路(103)，保持將要寫入存儲(chǔ)單元的數(shù)據(jù)；比較器(CCMPN)，輸入來自于存儲(chǔ)單元的讀出數(shù)據(jù)和與上述讀出數(shù)據(jù)對(duì)應(yīng)的期望值數(shù)據(jù)，并比較兩者是否一致；以及反轉(zhuǎn)控制電路(參照?qǐng)D3)，輸入被保持電路(103)保持的數(shù)據(jù)和反轉(zhuǎn)控制信號(hào)(DIM)，并根據(jù)反轉(zhuǎn)控制信號(hào)(DIM)的值，輸出被保持電路(103)保持的數(shù)據(jù)的正轉(zhuǎn)值或反轉(zhuǎn)值。來自于反轉(zhuǎn)控制電路的輸出作為向上述存儲(chǔ)單元的寫入數(shù)據(jù)而被提供，并且作為上述期望值數(shù)據(jù)而被輸入比較器(CCMPN)。
在本發(fā)明的一個(gè)實(shí)施方式中，保持電路(103)在進(jìn)行通常動(dòng)作時(shí)，被用作保持向上述存儲(chǔ)單元的寫入數(shù)據(jù)的電路，在進(jìn)行測試時(shí)，被兼用作保持向上述存儲(chǔ)單元的寫入測試數(shù)據(jù)的電路(寫入寄存器)和保持上述期望值數(shù)據(jù)的電路(期望值寄存器)。
在本發(fā)明的一個(gè)實(shí)施方式中，反轉(zhuǎn)控制信號(hào)(DIM)的一個(gè)特征是，可從半導(dǎo)體存儲(chǔ)裝置的反轉(zhuǎn)控制端子可變地被設(shè)定。即，在進(jìn)行器件測試時(shí)，通過從測試機(jī)側(cè)改變外加在反轉(zhuǎn)控制端子上的圖形(pattern)，在不變更寫入寄存器的保持?jǐn)?shù)據(jù)的情況下，就能變更向存儲(chǔ)單元的寫入數(shù)據(jù)和期望值數(shù)據(jù)。即，為了變更寫入寄存器的值，不需要變更數(shù)據(jù)的寫入周期(即該寫入周期用的測試向量)。
根據(jù)本發(fā)明的一個(gè)實(shí)施方式，對(duì)應(yīng)于與存儲(chǔ)單元陣列進(jìn)行寫入數(shù)據(jù)和讀出數(shù)據(jù)的輸入輸出的多條IO線(MIOT/MIOB)，具有多組保持電路(103)和比較器(CCMPN)，在將來自于多個(gè)保持電路(103)的數(shù)據(jù)并行地寫入存儲(chǔ)單元陣列(101-1)中的并行測試中，不重寫被多個(gè)保持電路(103)保持的數(shù)據(jù)，而是通過改變被輸入與保持電路(103)對(duì)應(yīng)的反轉(zhuǎn)控制電路中的反轉(zhuǎn)控制信號(hào)(DIMj)的值，來使并行測試的外加(加載)圖形和期望值圖形自由變化。不占用向?qū)懭爰拇嫫鞯臄?shù)據(jù)寫入周期而能進(jìn)行并行測試的外加圖形、期望值圖形，是本發(fā)明的一個(gè)特征。
在本發(fā)明的一個(gè)實(shí)施方式中，對(duì)應(yīng)于半導(dǎo)體存儲(chǔ)裝置的一個(gè)數(shù)據(jù)端子(DQ)，具有一組或多組保持電路(103)和讀寫放大器(102)、反轉(zhuǎn)控制電路、比較器(CCMPN)的組。并且還可以構(gòu)成為，具有與1個(gè)數(shù)據(jù)端子對(duì)應(yīng)設(shè)置的、根據(jù)所輸入的測試控制信號(hào)(例如圖7的TPARA)從來自于上述一個(gè)數(shù)據(jù)端子的寫入數(shù)據(jù)和被提供的寫入測試數(shù)據(jù)中選擇一個(gè)的選擇器電路(例如圖7的406、圖7的407)，而且選擇器電路的輸出被輸入對(duì)應(yīng)的保持電路(103)。在本發(fā)明中，還可以構(gòu)成為，提供給選擇器電路(圖7的406、圖7的407)的寫入測試數(shù)據(jù)(例如圖7的TDINR_B、TDINF_B)從不同于1個(gè)數(shù)據(jù)端子的規(guī)定數(shù)據(jù)端子被輸入，從而提供給該選擇器電路。即，從上述規(guī)定的數(shù)據(jù)端子輸入的寫入測試數(shù)據(jù)共通地供給多個(gè)選擇器電路，在進(jìn)行并行測試時(shí)，多個(gè)選擇器電路選擇寫入測試數(shù)據(jù)(TDINR_B、TDINF_B)，寫入測試數(shù)據(jù)(TDINR_B、TDINF_B)被共通地提供給多個(gè)保持電路(寫入寄存器)。來自于一個(gè)數(shù)據(jù)端子的輸入數(shù)據(jù)被提供給多個(gè)寫入寄存器，從而減少了晶片測試時(shí)的探針和測試所需要的針腳數(shù)。
在本發(fā)明的一個(gè)實(shí)施方式中，優(yōu)選針對(duì)放大來自于存儲(chǔ)單元的讀出數(shù)據(jù)的多個(gè)讀出放大器(Ramp)分別設(shè)置的多個(gè)比較器(CCMPN)與顯示比較結(jié)果的共通信號(hào)線(MATCH0、COMP0_B)共通地連接，在多個(gè)比較器(CCMPN)中的至少一個(gè)比較器(CCMPN)檢測出讀出數(shù)據(jù)與期望值數(shù)據(jù)不一致時(shí)，不合格信息被輸出到上述信號(hào)線(MATCH0)上。在本發(fā)明的一個(gè)實(shí)施方式中，優(yōu)選共通信號(hào)線由第一信號(hào)線(MATCH0)和第二信號(hào)線(COMP0_B)構(gòu)成，在上述比較器(CCMPN)的比較動(dòng)作開始之前，上述第一信號(hào)線和上述第二信號(hào)線預(yù)先被設(shè)定為第一值(例如電源電位)，在進(jìn)行比較動(dòng)作時(shí)，上述第二信號(hào)線(COMP0_B)被設(shè)定為第二值(例如接地電位)，多個(gè)比較器(CCMPN)分別以彼此并聯(lián)的形式被連接在上述第一信號(hào)線和上述第二信號(hào)線之間。
在本發(fā)明的一個(gè)實(shí)施方式中，在上述讀出數(shù)據(jù)和上述期望值數(shù)據(jù)一致的情況下，比較器(CCMPN)控制第一信號(hào)線(MATCH0)和第二信號(hào)線(COMP0_B)，使它們分別保持上述第一值和上述第二值，在上述讀出數(shù)據(jù)和上述期望值數(shù)據(jù)不一致的情況下，進(jìn)行如下的控制，即對(duì)第一信號(hào)線(MATCH0)和第二信號(hào)線(COMP0_B)通電，使它們?yōu)橥恢怠?br> 在本發(fā)明的一個(gè)實(shí)施方式中，設(shè)有第一和第二開關(guān)元件(圖4的N21、N22)，串聯(lián)地連接在第一信號(hào)線(MATCH0)和第二信號(hào)線(COMP0_B)之間，將讀出數(shù)據(jù)的互補(bǔ)信號(hào)(MAQ_B)和期望值數(shù)據(jù)(WDATA)分別輸入控制端子，控制其開/關(guān)；以及第三和第四開關(guān)元件(圖4的N23、N24)，串聯(lián)地連接在第一信號(hào)線和第二信號(hào)線之間，將讀出數(shù)據(jù)(MAQ)和期望值數(shù)據(jù)的互補(bǔ)信號(hào)(WDATA_B)分別輸入控制端子，控制其開/關(guān)。
在本發(fā)明的一個(gè)實(shí)施方式中，具有判斷電路(104)，與多個(gè)比較器(CCMPN)共通連接的共通信號(hào)線連接，輸出上述比較器全體的合格/不合格的判斷結(jié)果。共通信號(hào)線由例如第一、第二信號(hào)線(MATCH0、COMP0_B)構(gòu)成。判斷電路(104)設(shè)有以下電路將第一、第二信號(hào)線(MATCH0、COMP0_B)設(shè)定為第一值(電源電壓)的電路(例如圖4的P21、P22、P23)；當(dāng)控制比較動(dòng)作的控制信號(hào)(TCMPE)的值表示比較時(shí)，將第二信號(hào)線(COMP0_B)設(shè)定為第二值(例如接地電位)的電路(例如圖4的N25)；以及根據(jù)比較結(jié)果、所獲得的第一信號(hào)線(MATCH0)的值，生成并輸出錯(cuò)誤標(biāo)志(ERR_B)的電路(例如310、311)。
在本發(fā)明的一個(gè)實(shí)施方式中，可以采用如下的構(gòu)成，即具有多組與多個(gè)比較器(CCMPN)共通地連接的第一信號(hào)線和第二信號(hào)線(圖11的MATCH0、COMP0_B和MATCH1、COMP1_B)，并且具有多組與第一信號(hào)線和第二信號(hào)線連接的、輸出多個(gè)上述比較器全體的合格/不合格的判斷結(jié)果的判斷電路(圖11的104A)。這樣，通過分割信號(hào)線(MATCH0、COMP0_B和MATCH1、COMP1_B)，可以縮短其長度，提高比較時(shí)的響應(yīng)速度。
在本發(fā)明的一個(gè)實(shí)施方式中，判斷電路(104A)設(shè)有以下電路將多組第一信號(hào)線(MATCH0和MATCH1)和第二信號(hào)線(COMP0_B和COMP1_B)設(shè)定為上述第一值的電路(例如圖12的P21～P26)；當(dāng)控制比較動(dòng)作的控制信號(hào)的值表示比較時(shí)，將多組上述第二信號(hào)線(COMP0_B)和COMP1_B)設(shè)定為第二值的電路(例如圖12的N25、N31)；以及多個(gè)輸入端子分別與多組上述第一信號(hào)線連接，當(dāng)多組上述第一信號(hào)線全部為上述第一值時(shí)，輸出合格信息，當(dāng)多組上述第一信號(hào)線的至少一個(gè)為第二值時(shí)，生成并輸出表示不合格的值的錯(cuò)誤標(biāo)志的電路(例如312、311)。
(實(shí)施例)以下根據(jù)本發(fā)明的實(shí)施例，進(jìn)行更詳細(xì)地說明。圖1是示意地表示本發(fā)明一個(gè)實(shí)施例的構(gòu)成的模塊圖。本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置是在例如SDRAM(Synchronous DRAM)或RDRAM(Rambus公司的商標(biāo))等具有預(yù)取功能的半導(dǎo)體存儲(chǔ)裝置中，將存儲(chǔ)被預(yù)取的數(shù)據(jù)的寫入寄存器用作并行測試的寫入寄存器和期望值寄存器，并且可以根據(jù)來自于外部端子的反轉(zhuǎn)控制信號(hào)，使寫入寄存器的值反轉(zhuǎn)、正轉(zhuǎn)。即，參照?qǐng)D1，對(duì)于存儲(chǔ)單元陣列101-1，設(shè)有4個(gè)寫入寄存器103和4個(gè)讀寫放大器(Ramp & Wamp)102，在各讀寫放大器(Ramp & Wamp)102上，配置有對(duì)讀出數(shù)據(jù)和期望值進(jìn)行比較的比較器(CCMPN)。在圖1中，在存儲(chǔ)單元陣列101-1中，設(shè)有X解碼器101-2，輸入X地址并對(duì)其解碼，從而選擇字線(未圖示)；讀出放大器101-3，與位線(未圖示)連接；以及列解碼器(Y開關(guān))101-4，輸入Y地址并對(duì)其解碼，從而選擇位線，將這些要素作為一個(gè)單位，稱為“單元”或“單元陣列塊”。當(dāng)然，X解碼器101-2也可以與多個(gè)單元陣列塊共通地設(shè)置而構(gòu)成。
從未圖示的數(shù)據(jù)輸入輸出端子DQ輸入的寫入數(shù)據(jù)由寫入寄存器103進(jìn)行采樣，寫入寄存器103的輸出被供給讀寫放大器(Ramp & Wamp)102的寫入放大器(Wamp)。在進(jìn)行寫入時(shí)，寫入放大器(Wamp)的輸出被輸出給I/O線對(duì)MIOT、MIOB(末尾的T、B表示正轉(zhuǎn)或其互補(bǔ)(反轉(zhuǎn)))，數(shù)據(jù)被寫入在存儲(chǔ)單元陣列101-1中被選擇的位線對(duì)和被選擇的字線的存儲(chǔ)單元。圖1的半導(dǎo)體存儲(chǔ)裝置被構(gòu)成為時(shí)鐘同步型的存儲(chǔ)器，它采樣如下構(gòu)成，即在針對(duì)存儲(chǔ)單元陣列101-1設(shè)置的4個(gè)寫入寄存器(W·R)103中存儲(chǔ)保持對(duì)寫入數(shù)據(jù)D
、D[1]、D[2]、D[3]進(jìn)行展開后的數(shù)據(jù)，上述寫入數(shù)據(jù)是從未圖示的一個(gè)數(shù)據(jù)輸入端子(DQ)與時(shí)鐘同步串行輸入的。
在圖1中，反轉(zhuǎn)控制信號(hào)DIM0、DIM1、DIM2、DIM3是分別被輸入4個(gè)讀寫放大器(Ramp & Wamp)102，用于控制來自于寫入寄存器的數(shù)據(jù)的反轉(zhuǎn)的信號(hào)線(總線)。DIM0、DIM1、DIM2、DIM3可以采用與一個(gè)外部端子連接的構(gòu)成，也可以采用分別與不同的外部端子連接的構(gòu)成。
設(shè)置在每個(gè)讀寫放大器(Ramp & Wamp)102上的比較器(CCMPN)將從對(duì)應(yīng)的讀出放大器(Ramp)輸出的讀出數(shù)據(jù)和保持在對(duì)應(yīng)的寫入寄存器103中的數(shù)據(jù)作為期望值數(shù)據(jù)(或其反轉(zhuǎn)信號(hào))而輸入，比較結(jié)果輸出經(jīng)由一致檢測信號(hào)MATCH0而提供給與多個(gè)單元陣列塊共通的判斷電路104。
在判斷電路104中，當(dāng)在一個(gè)比較器(CCMPN)中檢測出不合格時(shí)，使錯(cuò)誤標(biāo)志ERR_B激活，輸出不合格信息。比較器(CCMPN)與一致檢測信號(hào)MATCH0和信號(hào)COMP0_B共通地連接。在進(jìn)行比較動(dòng)作時(shí)進(jìn)行如下控制，即將信號(hào)線COMP0_B設(shè)定為例如接地電位，當(dāng)比較器(CCMPN)檢測出讀出數(shù)據(jù)與期望值不一致時(shí)，使信號(hào)線MATCH0和信號(hào)線COMP0_B成為通電狀態(tài)。
在進(jìn)行并行測試時(shí)，從寫入寄存器103向多個(gè)存儲(chǔ)單元進(jìn)行并行寫入。在128MDRAM的情況下，如果采用并列配置128個(gè)讀寫放大器電路，則并行地進(jìn)行128位寫入。
在向存儲(chǔ)單元的并行寫入中，也可以通過設(shè)定反轉(zhuǎn)控制信號(hào)DIM0、DIM1、DIM2、DIM3的值，來寫入寫入寄存器的保持值的反轉(zhuǎn)值。在進(jìn)行測試時(shí)，由測試機(jī)設(shè)定反轉(zhuǎn)控制信號(hào)DIM0、DIM1、DIM2、DIM3的值。
在進(jìn)行并行測試時(shí)，利用比較器(CCMPN)將從存儲(chǔ)單元讀出的數(shù)據(jù)與寫入寄存器103的保持值(期望值)進(jìn)行比較，從而判斷合格/不合格。當(dāng)反轉(zhuǎn)控制信號(hào)DIM0、DIM1、DIM2、DIM3的值為邏輯0時(shí)，寫入寄存器103的正轉(zhuǎn)值作為寫入數(shù)據(jù)和期望值被提供，當(dāng)為邏輯1時(shí)，寫入寄存器103的反轉(zhuǎn)值作為寫入數(shù)據(jù)和期望值被提供，由此，通過改變反轉(zhuǎn)控制信號(hào)DIM0、DIM1、DIM2、DIM3的圖形，在固定寫入寄存器103的保持值的情況下，可以在執(zhí)行并行測試時(shí)，利用互不相同的組合圖形來進(jìn)行并行測試。
向?qū)懭爰拇嫫?03的數(shù)據(jù)的寫入是在寫入寄存器模式下進(jìn)行的。在SDRAM中，在進(jìn)行未圖示的指令寄存器的設(shè)定中，執(zhí)行寫入寄存器模式。在本實(shí)施例中，在寫入寄存器模式下，僅進(jìn)行向?qū)懭爰拇嫫鞯臄?shù)據(jù)設(shè)定，不進(jìn)行向存儲(chǔ)單元的數(shù)據(jù)寫入。
向存儲(chǔ)單元的數(shù)據(jù)寫入是在存儲(chǔ)器寫入模式下進(jìn)行的(在進(jìn)行未圖示的指令寄存器的設(shè)定中，為存儲(chǔ)器寫入模式)，將預(yù)先寫入寫入寄存器103中的數(shù)據(jù)寫入與選擇字線連接的存儲(chǔ)單元中。由于進(jìn)行來自于寫入寄存器103的寫入，所以可在1個(gè)周期中進(jìn)行寫入。
圖2是表示讀出放大器·寫入放大器(Ramp & Wamp)102的電路構(gòu)成的一個(gè)例子的圖。讀出放大器(Ramp)對(duì)讀出到IO線對(duì)MIOT、MIOB上的數(shù)據(jù)進(jìn)行放大，驅(qū)動(dòng)未圖示的讀出數(shù)據(jù)總線，它也被稱為“數(shù)據(jù)放大器”或“主放大器”。參照?qǐng)D2，寫入放大器(Wamp)設(shè)有設(shè)有NAND電路201，將寫入數(shù)據(jù)WDATAjs(其中，j是數(shù)據(jù)端子DQ的編號(hào)，在32位數(shù)據(jù)的情況下，j為0～31。s是4位預(yù)取內(nèi)的連續(xù)地址，在圖1所示的構(gòu)成的情況下，為0～3)和寫入使能信號(hào)YIOW作為輸入；NOR電路202，將NAND電路201的輸出信號(hào)和寫入屏蔽信號(hào)DQMjs作為輸入；反相器204，輸入NOR電路202的輸出信號(hào)；NAND電路207，將寫入數(shù)據(jù)WDATAjs的反轉(zhuǎn)信號(hào)WDATAjs_B(其中，j是數(shù)據(jù)端子DQ的編號(hào)，s是4位預(yù)取內(nèi)的連續(xù)地址，s＝0～3)和寫入使能信號(hào)YIOW作為輸入；NOR電路206，將NAND電路207的輸出信號(hào)和寫入屏蔽信號(hào)DQMjs作為輸入；反相器205，輸入NOR電路206的輸出信號(hào)；N溝道MOS晶體管N1，源極接地，漏極與IO線MIOBjs連接，柵極與NOR電路202的輸出端連接；P溝道MOS晶體管P1，源極與電源VCC連接，漏極與N溝道MOS晶體管N1的漏極連接，柵極與反相器205的輸出端連接；N溝道MOS晶體管N2，源極接地，漏極與IO線MIOTjs連接，柵極與NOR電路206的輸出端連接；以及P溝道MOS晶體管P2，源極與電源連接，漏極與N溝道MOS晶體管N2的漏極連接，柵極與反相器204的輸出端連接。IO線對(duì)MIOTjs、MIOBjs(其中，j是數(shù)據(jù)端子DQ的編號(hào)，s為0～3)與圖1的列解碼器101-4連接。
以下對(duì)圖2所示的寫入放大器的動(dòng)作進(jìn)行說明。在進(jìn)行寫入動(dòng)作時(shí)，如果寫入數(shù)據(jù)WDATAjs為高電平，則接收寫入使能信號(hào)YIOW的高電平，NAND電路201變?yōu)榈碗娖?。由于寫入屏蔽信?hào)DQMjs在進(jìn)行寫入動(dòng)作時(shí)是低電平，所以NOR電路202的輸出變?yōu)楦唠娖?，N溝道MOS晶體管N1導(dǎo)通。反相器204的輸出變?yōu)榈碗娖?、P溝道MOS晶體管P2導(dǎo)通。此外，此時(shí)寫入數(shù)據(jù)WDATAjs的互補(bǔ)信號(hào)WDATAjs_B變?yōu)榈碗娖?，NAND電路207的輸出變?yōu)楦唠娖?，因此NOR電路206的輸出變?yōu)榈碗娖?，N溝道MOS晶體管N2變?yōu)榻刂範(fàn)顟B(tài)。反相器205的輸出變?yōu)楦唠娖?，P溝道MOS晶體管P1截止。因此，當(dāng)寫入數(shù)據(jù)WDATAjs為高電平時(shí)，IO線MIOBjs經(jīng)由導(dǎo)通狀態(tài)的N溝道MOS晶體管N1被放電，從而變?yōu)榻拥仉娢?。此外，IO線MIOTjs經(jīng)由導(dǎo)通狀態(tài)的P溝道MOS晶體管P2而從電源側(cè)被充電，從而變?yōu)殡娫措娢?。即，IO線MIOTjs被驅(qū)動(dòng)為高電平，IO線MIOBjs被驅(qū)動(dòng)為低電平。
同樣，當(dāng)寫入數(shù)據(jù)WDATAjs為低電平時(shí)，IO線MIOTjs被驅(qū)動(dòng)為低電平，IO線MIOBjs被驅(qū)動(dòng)為高電平。
以下對(duì)讀出放大器(Ramp)進(jìn)行說明。讀出放大器(Ramp)設(shè)有恒流源晶體管N5，其源極接地，柵極被輸入讀出放大器使能信號(hào)MAE；N溝道MOS晶體管N3、N4，其源極共通地連接，并與恒流源晶體管N5的漏極連接，IO線對(duì)MIOTjs、MIOBjs分別與其柵極連接，構(gòu)成差動(dòng)對(duì)；N溝道MOS晶體管N6、N7，其源極與N溝道MOS晶體管N3、N4的漏極連接；P溝道MOS晶體管P3、P4，其源極與電源連接，其柵極共通地連接，其漏極與N溝道MOS晶體管N6、N7的柵極連接；P溝道MOS晶體管P5、P6，其源極與電源連接，其漏極與N溝道MOS晶體管N6、N7的漏極連接；以及P溝道MOS晶體管P7，被連接在P溝道MOS晶體管P6、P6的柵極之間，其柵極與讀出放大器使能信號(hào)MAE連接。P溝道MOS晶體管P3、P4的柵極的連接節(jié)點(diǎn)與P溝道MOS晶體管P7的柵極連接。
N溝道MOS晶體管N7的漏極與反相器208的輸入端連接。設(shè)有CMOS反相器，由N溝道MOS晶體管N8和P溝道MOS晶體管P8構(gòu)成；以及P溝道MOS晶體管P9，被插入電源和P溝道MOS晶體管P8的源極之間，其柵極被輸入讀出放大器輸出使能信號(hào)MAQE_B。反相器208的輸出端與CMOS反相器的輸入端(晶體管P8和N8的共通柵極)連接，CMOS反相器的輸出端與由反相器210、211構(gòu)成的觸發(fā)器連接，觸發(fā)器的輸出信號(hào)及其反轉(zhuǎn)信號(hào)作為MAQjs、MAQj_Bjs而被輸出。輸出為開路的反相器209與反相器208對(duì)應(yīng)設(shè)置，是用于調(diào)整IO線對(duì)MIOT、MIOB的負(fù)載的平衡的偽(dummy)電路。
以下對(duì)圖2的讀出放大器的動(dòng)作進(jìn)行說明。當(dāng)讀出放大器使能信號(hào)MAE為低電平時(shí)，N溝道MOS晶體管N5截止，P溝道MOS晶體管P3、P4、P7導(dǎo)通，N溝道MOS晶體管N6、N7的柵極電位變?yōu)殡娫措娢籚CC，P溝道MOS晶體管P5、P6截止。
在進(jìn)行讀出時(shí)，在讀出放大器使能信號(hào)MAE變?yōu)楦唠娖街?，N溝道MOS晶體管N5導(dǎo)通，以恒定電流驅(qū)動(dòng)差動(dòng)對(duì)，PMOS晶體管P3、P4、P7截止。
當(dāng)IO線MIOTjs為高電平時(shí)(即互補(bǔ)的IO線MIOBjs為低電平時(shí))，N溝道MOS晶體管N4導(dǎo)通，N溝道MOS晶體管N3截止，N溝道MOS晶體管N7的漏極電位變?yōu)榈碗娖?，在反相?08的輸出為高電平、讀出放大器輸出使能信號(hào)MAQE_B為低電平(輸出使能狀態(tài))時(shí)激活的CMOS反相器的輸出變?yōu)榈碗娖?，反相?10輸出高電平作為輸出信號(hào)MAQjs。
當(dāng)IO線MIOTjs為低電平時(shí)(MIOBjs為高電平時(shí))，N溝道MOS晶體管N3導(dǎo)通，N溝道MOS晶體管N4截止，N溝道MOS晶體管N7的漏極電位變?yōu)楦唠娖?，在反相?08的輸出為低電平、讀出放大器輸出使能信號(hào)MAQE_B為低電平時(shí)激活的CMOS反相器的輸出變?yōu)楦唠娖?，反相?10的輸出信號(hào)MAQjs輸出低電平。另外，作為寫入放大器和讀出放大器，圖2所示的構(gòu)成僅為其中一個(gè)例子，在本發(fā)明中，寫入放大器和讀出放大器不限于上述構(gòu)成，只要是差動(dòng)驅(qū)動(dòng)IO線對(duì)MIOT、MIOB的寫入放大器、差動(dòng)輸入并放大的讀出放大器，可以使用任意的電路構(gòu)成。
圖3是表示構(gòu)成圖2的寫入放大器(Wamp)的前一級(jí)電路的、寫入數(shù)據(jù)·期望值數(shù)據(jù)的反轉(zhuǎn)控制電路的構(gòu)成的圖。圖3所示的反轉(zhuǎn)控制電路被包含在例如圖1的讀寫放大器(Ramp & Wamp)102內(nèi)，生成圖2的互補(bǔ)的數(shù)據(jù)WDATAjs和WDATAjs_B，并提供給寫入放大器(Wamp)，并且向比較器(CCMPN)提供作為期望值數(shù)據(jù)的寫入數(shù)據(jù)WDATAjs和WDATAjs_B。參照?qǐng)D3，該反轉(zhuǎn)控制電路由選擇器電路構(gòu)成，該選擇器電路輸入寄存器103的輸出DATAjs_B(其中，j與DQ編號(hào)對(duì)應(yīng)，s是預(yù)取內(nèi)的連續(xù)地址)及其反轉(zhuǎn)信號(hào)，并將DIMjs作為選擇控制信號(hào)，選擇輸出其中之一。即，其具有分別輸入寫入寄存器103的輸出信號(hào)DATAjs_B和由反相器211對(duì)DATAjs_B進(jìn)行反轉(zhuǎn)后的信號(hào)的CMOS傳輸門TG1和TG2，CMOS傳輸門TG1和TG2的輸出共通地連接，并與反相器224的輸入端連接，從反相器224的輸出端輸出寫入數(shù)據(jù)WDATAjs，然后從對(duì)寫入數(shù)據(jù)WDATAjs進(jìn)行反轉(zhuǎn)的反相器225的輸出端生成WDATAjs_B。CMOS傳輸門TG1和TG2由P溝道MOS晶體管和N溝道MOS晶體管構(gòu)成，TG1在DIMjs為高電平時(shí)導(dǎo)通，TG2在DIMjs為低電平時(shí)導(dǎo)通。
圖4是表示圖1的比較器(CCMPN)和與多個(gè)比較器共通地設(shè)置的判斷電路(CCMPC)104的構(gòu)成以及連接形式的一個(gè)例子的圖。各比較器(CCMPN)與共通的一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B連接，一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B被輸入判斷電路104。
各比較器(CCMPN)輸入讀出放大器(Ramp)的輸出MAQjs及其互補(bǔ)信號(hào)MAQjs_B、提供給寫入放大器(Wamp)的寫入數(shù)據(jù)WDATAjs及其互補(bǔ)信號(hào)WDATAjs_B，并檢查是否一致。即，具有串聯(lián)連接在一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B之間的2個(gè)N溝道MOS晶體管N21、N22，反轉(zhuǎn)讀出數(shù)據(jù)MAQjs_B、正轉(zhuǎn)寫入數(shù)據(jù)WDATAjs分別與N溝道MOS晶體管N21、N22的柵極連接，并且具有串聯(lián)連接在一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B之間的2個(gè)N溝道MOS晶體管N23、N24，正轉(zhuǎn)讀出數(shù)據(jù)MAQjs、反轉(zhuǎn)寫入數(shù)據(jù)WDATAjs_B分別與N溝道MOS晶體管N23、N24的柵極連接。
在存儲(chǔ)單元的讀出數(shù)據(jù)MAQjs與正轉(zhuǎn)期望值數(shù)據(jù)WDATAjs一致的情況下(合格的情況)，讀出數(shù)據(jù)的反轉(zhuǎn)信號(hào)MAQjs_B與期望值數(shù)據(jù)WDATAjs為互補(bǔ)的值，讀出數(shù)據(jù)MAQjs與期望值數(shù)據(jù)的反轉(zhuǎn)信號(hào)WDATAjs_B為互補(bǔ)的值。因此，N溝道MOS晶體管N21、N22其中之一截止，N溝道MOS晶體管N23、N24其中之一截止，信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B變?yōu)榉菍?dǎo)通。
另一方面，在存儲(chǔ)單元的讀出數(shù)據(jù)MAQjs與正轉(zhuǎn)期望值數(shù)據(jù)WDATAjs不一致的情況下(不合格的情況)，讀出數(shù)據(jù)的反轉(zhuǎn)信號(hào)MAQjs_B與期望值數(shù)據(jù)WDATAjs的值一致，讀出數(shù)據(jù)MAQjs與期望值數(shù)據(jù)的反轉(zhuǎn)信號(hào)WDATAjs_B一致。作為不合格的一個(gè)例子，在向存儲(chǔ)單元寫入作為寫入數(shù)據(jù)的高電平、并且期望值數(shù)據(jù)WDATAjs為高電平的情況下，來自于存儲(chǔ)單元的讀出數(shù)據(jù)MAQjs變?yōu)榈碗娖?，讀出數(shù)據(jù)的反轉(zhuǎn)信號(hào)MAQjs_B變?yōu)楦唠娖?，N溝道MOS晶體管N21和N22同時(shí)導(dǎo)通，信號(hào)線MATCH和比較控制信號(hào)線COMP0_B被通電。此外，當(dāng)向存儲(chǔ)單元寫入作為寫入數(shù)據(jù)的低電平、并且期望值數(shù)據(jù)WDATAjs為低電平時(shí)(期望值數(shù)據(jù)WDATAjs_B為高電平)，來自于存儲(chǔ)單元的讀出數(shù)據(jù)MAQjs變?yōu)楦唠娖?，N溝道MOS晶體管N23和N24同時(shí)導(dǎo)通，信號(hào)線MATCH和比較控制信號(hào)線COMP0_B被通電。
即，在來自于讀出放大器的讀出數(shù)據(jù)和期望期望值數(shù)據(jù)不一致的情況下，N溝道MOS晶體管N21和N22的串聯(lián)電路、N溝道MOS晶體管N23和N24的串聯(lián)電路其中之一導(dǎo)通，信號(hào)線MATCH和比較控制信號(hào)線COMP0_B導(dǎo)通。其他的比較器(CCMPN)也同樣。
判斷電路(CCMPC)104設(shè)有P溝道MOS晶體管P21，其源極與電源VCC連接，其漏極與一致檢測信號(hào)線MATCH0連接，其柵極與控制比較動(dòng)作激活的測試比較使能信號(hào)TCMPE連接；P溝道MOS晶體管P22，其源極與電源連接，其漏極與一致檢測信號(hào)線MATCH0連接，其柵極與反相器310的輸出連接；P溝道MOS晶體管P23，其源極與電源VCC連接，其漏極與COMP0_B連接，其柵極與測試比較使能信號(hào)TCMPE連接；以及N溝道MOS晶體管N25，其源極與GND連接，其漏極與COMP0_B連接，其柵極與測試比較使能信號(hào)TCMPE連接。
一致檢測信號(hào)線MATCH0與反相器310的輸入端連接，反相器310的輸出端與P溝道MOS晶體管P22的柵極連接，并經(jīng)由反相器311而輸出ERR_B(低電平時(shí)為不合格)。
以下對(duì)圖4所示的電路的動(dòng)作進(jìn)行說明。在測試比較使能信號(hào)TCMP為低電平的期間，P溝道MOS晶體管P21和P23導(dǎo)通，一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B被預(yù)充電至電源電位(高電平)。輸入一致檢測信號(hào)線MATCH0的反相器310的輸出變?yōu)榈碗娖?，錯(cuò)誤標(biāo)志ERR_B輸出高電平。P溝道MOS晶體管P21也變?yōu)閷?dǎo)通狀態(tài)，將一致檢測信號(hào)線MATCH0拉升至電源電位。
在進(jìn)行測試時(shí)，在測試比較使能信號(hào)TCMP變?yōu)楦唠娖街螅琋溝道MOS晶體管N25導(dǎo)通，信號(hào)線COMP0_B變?yōu)榈碗娖健?br> 如果比較器(CCMPN)的比較結(jié)果是來自于對(duì)應(yīng)的讀出放大器(Ramp)的讀出數(shù)據(jù)與期望值數(shù)據(jù)不一致，則信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B變?yōu)橥姞顟B(tài)，信號(hào)線MATCH0被放電，其電位變?yōu)榻拥仉娢弧?br> 當(dāng)信號(hào)線MATCH0變?yōu)榈碗娖綍r(shí)，反相器310的輸出變?yōu)楦唠娖?，錯(cuò)誤標(biāo)志ERR_B變?yōu)榈碗娖?。即，輸出不合格信息?br> 如果多個(gè)比較器(CCMPN)中的一個(gè)以上的比較器(CCMPN)檢測出讀出數(shù)據(jù)與期望值不一致，則錯(cuò)誤標(biāo)志ERR_B變?yōu)榈碗娖?。比較器(CCMPN)的個(gè)數(shù)按照并行程度而任意地設(shè)定。
圖5是用于說明本實(shí)施例的并行測試模式中的寫入動(dòng)作的波形圖。在圖5中，CLK是與從時(shí)鐘同步型的半導(dǎo)體存儲(chǔ)裝置外部提供的時(shí)鐘同步的內(nèi)部時(shí)鐘。Y-SW是使未圖示的Y開關(guān)導(dǎo)通的控制信號(hào)，它作為單觸發(fā)脈沖而被輸出。在單觸發(fā)脈沖的高電平期間，IO線對(duì)MIOT、MIOB與被選擇的位線連接。YIOW是寫入使能信號(hào)，寫入放大器(wamp)接收到該信號(hào)的高電平時(shí)，輸出被寫入IO線對(duì)MIOT、MIOB的寫入數(shù)據(jù)WDATA、WDATA_B。讀出放大器使能信號(hào)MAE為非激活狀態(tài)。
圖6是用于說明本實(shí)施例的并行測試模式中的讀出動(dòng)作的波形圖。CLK是與從時(shí)鐘同步型的半導(dǎo)體存儲(chǔ)裝置外部提供的時(shí)鐘同步的內(nèi)部時(shí)鐘。Y-SW是使未圖示的Y開關(guān)導(dǎo)通的控制信號(hào)，它作為單觸發(fā)脈沖而被輸出。在信號(hào)Y-SW的高電平期間，IO線對(duì)MIOT、MIOB(被預(yù)充電)借助于讀出放大器101-3的輸出，電位被打開。在接收到讀出放大器使能信號(hào)MAE的高電平時(shí)，從讀出放大器(Ramp)輸出的讀出數(shù)據(jù)對(duì)MAQjs/MAQjs_B變?yōu)楦唠娖?低電平。在接收到時(shí)鐘CLK的下降沿時(shí)，單觸發(fā)脈沖TCMPE(測試比較使能信號(hào))被輸出，信號(hào)線COMP0_B變?yōu)榻拥仉娢?，比較器(CCMPN)的比較結(jié)果是信號(hào)線MATCH0變?yōu)楦唠娖交虻碗娖剑e(cuò)誤標(biāo)志的值被確定，并從對(duì)應(yīng)的數(shù)據(jù)端子DQ輸出。在圖6中，COMP1_B、MATCH1是第二系統(tǒng)的信號(hào)線，這將在后面參照?qǐng)D11、圖12進(jìn)行說明。YIOW是寫入使能信號(hào)，該信號(hào)被固定為低電平。錯(cuò)誤標(biāo)志ERR_B從半導(dǎo)體存儲(chǔ)裝置的輸出端子DQ輸出。也可以在第二級(jí)、第三級(jí)對(duì)錯(cuò)誤標(biāo)志ERR_B進(jìn)行壓縮。即，可以采用還具有1級(jí)或多級(jí)將多個(gè)錯(cuò)誤標(biāo)志ERR_B作為輸入的一致檢測電路的構(gòu)成。
圖7是表示本發(fā)明一個(gè)實(shí)施例的時(shí)鐘同步型半導(dǎo)體存儲(chǔ)裝置的寫入寄存器的構(gòu)成的另一個(gè)例子的圖，它示出了利用1個(gè)時(shí)鐘周期的上升沿和下降沿、從1個(gè)數(shù)據(jù)端子DQ串行輸入2個(gè)數(shù)據(jù)的DDR型SDRAM的數(shù)據(jù)輸入電路的一部分。
在圖7中，在圖1所示的構(gòu)成的基礎(chǔ)上，4個(gè)寄存器1030、1031、1032、1033與輸入例如DATAj0_B、DATAj1_B、DATAj2_B、DATAj3_B的4個(gè)寫入寄存器對(duì)應(yīng)。在圖1中為了簡化，用與輸出相同的DATAjs_B(s＝0～3)來表示寫入寄存器103的輸入。在本實(shí)施例中，任意一個(gè)寫入寄存器都由電平敏感鎖存器(level sensitive latch)構(gòu)成。在采樣控制信號(hào)端子G為高電平時(shí)(/G端子為低電平)，該鎖存器將輸入直通地輸出，當(dāng)G端子為低電平時(shí)，無論輸入如何，都輸出在G為高電平時(shí)存儲(chǔ)的值。在圖7中，由于在前一級(jí)設(shè)置了邊緣觸發(fā)(edge trigger)型的寄存器409、411，所以寄存器1030、1031、1032、1033由直通的鎖存器構(gòu)成，但也可以由邊緣觸發(fā)型的寄存器構(gòu)成。
數(shù)據(jù)端子DQ的數(shù)據(jù)正轉(zhuǎn)輸入DINj_T被反相器401反轉(zhuǎn)，然后經(jīng)由寄存器402和鎖存器403而被輸入多路復(fù)用器406。反相器401的輸出經(jīng)由電平敏感鎖存器404、405而被輸入多路復(fù)用器407。寄存器402是例如正邊緣觸發(fā)寄存器電路，由主鎖存器和從鎖存器構(gòu)成，當(dāng)時(shí)鐘信號(hào)C為低電平時(shí)，由主鎖存器存儲(chǔ)輸入數(shù)據(jù)，當(dāng)時(shí)鐘信號(hào)C為高電平時(shí)，將存儲(chǔ)在主鎖存器中的數(shù)據(jù)從鎖存器輸出并存儲(chǔ)。
DINj_T是被輸入第j個(gè)DQ端子的數(shù)據(jù)，它與時(shí)鐘CLK的一個(gè)時(shí)鐘的上升沿和下降沿同步而被輸入2次，在2個(gè)時(shí)鐘周期中，4個(gè)數(shù)據(jù)D
、[1]、[2]、[3]被串行輸入。
寄存器402和鎖存器403、鎖存器404和405是對(duì)串行數(shù)據(jù)進(jìn)行2相展開的串行·并行轉(zhuǎn)換電路(多路分離器)，對(duì)在一個(gè)時(shí)鐘周期中從數(shù)據(jù)端子DQ串行輸入的2個(gè)數(shù)據(jù)D
、D[1]進(jìn)行并行轉(zhuǎn)換，在每個(gè)時(shí)鐘周期中并行輸出D
、D[1]。互補(bǔ)的時(shí)鐘DSCLK_T、DSCLK_B是數(shù)據(jù)選通脈沖信號(hào)DQS的內(nèi)部信號(hào)。由寄存器和鎖存器403、鎖存器404、405構(gòu)成的2相展開電路(串行并行轉(zhuǎn)換電路)的構(gòu)成是公知的。
多路復(fù)用器(選擇器)406被輸入對(duì)來自于DQ端子的輸入數(shù)據(jù)DINj_T進(jìn)行2相展開后的1相信號(hào)DINjR_B和在測試模式時(shí)從規(guī)定的數(shù)據(jù)端子DQ輸入的信號(hào)TDINR_B，它根據(jù)并行測試信號(hào)TPARA，在正常時(shí)輸出DINjR_B，在并行測試時(shí)輸出TDINR_B。多路復(fù)用器406的輸出被輸入寄存器409，被反相器410反轉(zhuǎn)，然后作為信號(hào)DATAWjR_B而被輸入寫入寄存器1030、1032的數(shù)據(jù)端子。
多路復(fù)用器(選擇器)407被輸入對(duì)DINj_T進(jìn)行2相展開后的1相信號(hào)DINjF_B和在測試模式時(shí)從規(guī)定的數(shù)據(jù)端子DQ輸入的信號(hào)TDINF_B，它根據(jù)并行測試信號(hào)TPARA，在正常時(shí)輸出DINjF_B，在并行測試時(shí)輸出TDINF_B。多路復(fù)用器407的輸出被輸入寄存器411，被反相器410反轉(zhuǎn)，然后作為信號(hào)DATAWjF_B而被輸入寫入寄存器1031、1033的數(shù)據(jù)端子。
寫入用脈沖WT2被提供給寫入寄存器1030、1031，寫入用脈沖WT3被提供給寫入寄存器1032、1033。寫入用脈沖WT2、WT3在半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成。
寫入寄存器的輸出端子Q分別輸出DATAj0_B、DATAj1_B、DATAj2_B、DATAj3_B。如上所述，在圖1中，為了簡化，使4個(gè)寫入寄存器(W·R)103的輸入與各個(gè)輸出信號(hào)DATAj0_B、DATAj1_B、DATAj2_B、DATAj3_B對(duì)應(yīng)來表示。
圖8是表示生成被輸入圖7的多路復(fù)用器406、407的測試數(shù)據(jù)TDINR_B、TDINF_B的電路的構(gòu)成的一個(gè)例子的圖。它設(shè)有NAND電路420，將來自于第7個(gè)DQ端子(DQ7)的數(shù)據(jù)DIN7_T和寫入寄存器寫入測試模式信號(hào)TWRW作為輸入；以及邊緣觸發(fā)型的寄存器(主-從型鎖存器)422和電平敏感鎖存器423，將寫入用內(nèi)部時(shí)鐘DICLK作為時(shí)鐘信號(hào)輸入。寫入用內(nèi)部時(shí)鐘DICLK是使內(nèi)部時(shí)鐘CLK(與來自于外部時(shí)鐘端子的時(shí)鐘信號(hào)同步的時(shí)鐘信號(hào))延遲而生成的信號(hào)，它是在半導(dǎo)體存儲(chǔ)裝置內(nèi)部生成的。對(duì)輸入數(shù)據(jù)DIN7_T進(jìn)行2相展開后的信號(hào)從寄存器422和鎖存器423的輸出端子Q輸出，然后經(jīng)由反相器424、425、反相器426、427而被輸出。另外，當(dāng)寫入寄存器寫入測試模式信號(hào)TWRW為低電平時(shí)，無論輸入數(shù)據(jù)DIN7_T的值如何，NAND電路420都輸出高電平的固定值。
在本發(fā)明中，使預(yù)取用的寫入寄存器103進(jìn)行正常模式的寫入和測試模式時(shí)的寫入動(dòng)作和期望值的供給動(dòng)作。以下，對(duì)正常模式(通常動(dòng)作)和測試模式中的寫入動(dòng)作的一個(gè)例子進(jìn)行說明。
圖9是用于說明正常模式的寫入動(dòng)作的時(shí)序圖，它是為了理解圖7的電路動(dòng)作(DDR SDRAM的預(yù)取動(dòng)作)而增加的。
在圖9中，CLK是時(shí)鐘信號(hào)(與從外部提供的時(shí)鐘信號(hào)同步的內(nèi)部時(shí)鐘信號(hào))。DQS是數(shù)據(jù)選通脈沖信號(hào)。DQ是數(shù)據(jù)輸入輸出端子。DSCLK_T/DSCLK_B是數(shù)據(jù)選通脈沖信號(hào)DQS的內(nèi)部信號(hào)，作為圖7的寄存器402、鎖存器403、404、405的時(shí)鐘信號(hào)而被提供。DINj_T是來自于第j個(gè)DQ端子的輸入，DINjR_B、DINjF_B是對(duì)輸入進(jìn)行2相展開后的信號(hào)，是圖8的鎖存器403和404的輸出信號(hào)。DCLK是寫入用內(nèi)部時(shí)鐘信號(hào)。DATAWjR_B、DATAWjF_B是分別被提供給寫入寄存器的數(shù)據(jù)信號(hào)。WT2、WT3是被提供給寫入寄存器的采樣時(shí)鐘(單觸發(fā)脈沖)。DATAj0_B～DATAj3_B是寫入寄存器的輸出。Y-SW是使Y開關(guān)導(dǎo)通的控制信號(hào)，YIOW是寫入放大器的寫入使能信號(hào)。
以下參照?qǐng)D9，說明向處于正常模式時(shí)的寫入寄存器進(jìn)行寫入動(dòng)作的概略，在周期t0開始寫入動(dòng)作，利用時(shí)鐘的上升沿和下降沿，在1個(gè)時(shí)鐘周期中從DQ端子串行輸入2個(gè)數(shù)據(jù)。在周期t2，從2相展開電路(圖7的鎖存器403、404的輸出)輸出2相展開后的信號(hào)D
、[1]作為DINjR_B、DINjF_B，在周期t3，從2相展開電路(圖7的鎖存器403、404的輸出)輸出2相展開后的信號(hào)D[2]、[3]。多路復(fù)用器406、407選擇輸出DINjR_B、DINjF_B，寄存器409、410在時(shí)鐘DCLK的上升沿對(duì)DINjR_B、DINjF_B進(jìn)行采樣，輸出DATAkWjR_B、DATAkWjF_B。然后，將DATAkWjR_B、DATAkWjF_B作為輸入的寫入寄存器1030、1031接收寫入脈沖WT2的單觸發(fā)脈沖(高電平)，輸出D
、[1]，將DATAkWjR_B、DATAkWjF_B作為輸入的寫入寄存器1032、1033延遲1個(gè)時(shí)鐘周期，接收寫入脈沖WT3的單觸發(fā)脈沖(高電平)，然后輸出D[2]、[3]。當(dāng)接收到Y(jié)開關(guān)Y-SW的單觸發(fā)脈沖、YIOW的單觸發(fā)脈沖時(shí)，從4個(gè)寫入放大器(Wamp)向存儲(chǔ)單元陣列101-1的被選擇的字線的存儲(chǔ)單元寫入數(shù)據(jù)。
圖10是用于說明本實(shí)施例的、對(duì)測試(并行測試)時(shí)的寫入寄存器103進(jìn)行寫入模式的動(dòng)作的一個(gè)例子的圖。在測試模式時(shí)向?qū)懭爰拇嫫?03進(jìn)行寫入過程中，不使用數(shù)據(jù)選通脈沖信號(hào)DQS，在鎖存輸入數(shù)據(jù)的寄存器中，如圖8所示，使用對(duì)時(shí)鐘信號(hào)CLK進(jìn)行延遲的DICLK信號(hào)，例如利用初級(jí)寄存器422和鎖存器423對(duì)來自于測試數(shù)據(jù)輸入用的1個(gè)數(shù)據(jù)輸入端子DQ7的數(shù)據(jù)進(jìn)行采樣。這是因?yàn)?，在晶片測試或批處理測試(老化(burn-in))中，由于試驗(yàn)周期延遲、時(shí)序條件平緩，因此以更少的針腳(測試機(jī)的針腳數(shù))進(jìn)行試驗(yàn)。在寫入寄存器的寫入模式下，信號(hào)YIOW、YSW均為非激活狀態(tài)。在寫入寄存器寫入模式信號(hào)TWRW為高電平時(shí)，來自于數(shù)據(jù)輸入端子DQ7的數(shù)據(jù)DIN7_T與時(shí)鐘信號(hào)DICLK同步，被寄存器422和D型鎖存器423進(jìn)行2相展開，輸出作為TIN7R_B、TIN7F_B的D
、[1]，并且在下一個(gè)DICLK的下降沿輸出D[2]、[3]。
多路復(fù)用器406、407(參照?qǐng)D7)選擇TIN7R_B、TIN7F_B，并且與DCLK同步地輸出DATAWjR_B、DATAWjF_B。然后，將DATAWjR_B、DATAWjF_B作為輸入的寫入寄存器1030、1031接收寫入脈沖WT2的脈沖(高電平)，輸出D
、[1]，將DATAWjR_B、DATAWjF_B作為輸入的寫入寄存器1032、1033延遲1個(gè)時(shí)鐘周期，接收寫入脈沖WT3的高電平，輸出D[2]、[3]。
從將數(shù)據(jù)寫入寫入寄存器103后的寫入放大器(Wamp)向存儲(chǔ)單元的數(shù)據(jù)寫入，以圖5所示的動(dòng)作進(jìn)行。根據(jù)本實(shí)施例，在進(jìn)行測試(并行測試)時(shí)，按照?qǐng)D10中示出了動(dòng)作例的寫入模式，將測試數(shù)據(jù)寫入寫入寄存器(W·R)之后，可以根據(jù)反轉(zhuǎn)控制信號(hào)(DIM)，選擇該測試數(shù)據(jù)及其反轉(zhuǎn)值中的一個(gè)，作為向存儲(chǔ)單元的寫入數(shù)據(jù)和向比較器的期望值數(shù)據(jù)而提供。因此，在將該測試數(shù)據(jù)的反轉(zhuǎn)值作為寫入數(shù)據(jù)的情況下，不需要將該測試數(shù)據(jù)的反轉(zhuǎn)值寫入寫入寄存器(W·R)的周期。即，在將本實(shí)施例的半導(dǎo)體存儲(chǔ)裝置作為被試驗(yàn)器件而進(jìn)行測試的測試裝置中，通過向半導(dǎo)體存儲(chǔ)裝置外加用于改變反轉(zhuǎn)控制信號(hào)(DIM)的值的圖形，可以省略與用于將該測試數(shù)據(jù)的反轉(zhuǎn)值寫入寫入寄存器(W·R)的周期相當(dāng)?shù)臏y試向量。
以下對(duì)本發(fā)明的另一個(gè)實(shí)施例進(jìn)行說明。圖11是針對(duì)判斷電路104A設(shè)置2個(gè)系統(tǒng)的一致檢測信號(hào)線MATCH的圖。針對(duì)判斷電路104A兩側(cè)的多個(gè)存儲(chǔ)單元陣列101-1，設(shè)置判斷電路104A，由左側(cè)的信號(hào)線MATCH0、COMP0_B和右側(cè)的信號(hào)線MATCH1、COMP1_B這2個(gè)系統(tǒng)構(gòu)成。判斷電路104A與各MATCH0、COMP0_B、MATCH1、COMP1_B連接。
針對(duì)存儲(chǔ)單元陣列101-1(即針對(duì)1個(gè)DQ端子)設(shè)置4個(gè)讀寫放大器(Ramp & Wamp)和比較器(CCMPN)、寫入寄存器103的構(gòu)成與圖1的構(gòu)成相同。即，共通地設(shè)置判斷電路104A，并以判斷電路104A為中心，對(duì)稱地配置圖1的構(gòu)成。
針對(duì)存儲(chǔ)單元陣列101-1(即針對(duì)一個(gè)DQ端子)而設(shè)置4個(gè)讀寫放大器(Ramp & Wamp)和比較器(CCMPN)、寫入寄存器103的構(gòu)成與圖1的構(gòu)成相同。即，共用判斷電路104A，并以判斷電路104A為中心，對(duì)稱地配置圖1的構(gòu)成。
本實(shí)施例的構(gòu)成可以縮短信號(hào)MATCH0、MATCH1的布線長度，減小負(fù)載容量、布線電阻，提高延遲特性。
圖12是表示圖11的比較器(CCMPN)、判斷電路104A的構(gòu)成和連接方式的一個(gè)例子的圖。第一組(第一系統(tǒng))的各比較器(CCMPN)與共通的一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B連接，一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B與判斷電路104A連接。
第二組(第二系統(tǒng))的各比較器(CCMPN)與一致檢測信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B連接，一致檢測信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B與判斷電路104A連接。
與一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B連接的第一組的各比較器(CCMPN)采用與圖4所示的比較器(CCMPN)相同的構(gòu)成。即，輸入從讀出放大器(Ramp)輸出的讀出數(shù)據(jù)MAQ及其互補(bǔ)信號(hào)MAQ_B，并且將供給寫入放大器(Wamp)的寫入數(shù)據(jù)WDATA及其互補(bǔ)信號(hào)WDATA_B作為期望值數(shù)據(jù)輸入，檢查讀出數(shù)據(jù)和期望值數(shù)據(jù)是否一致。
第二組的比較器(CCMPN)具有串聯(lián)連接在一致檢測信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B之間的2個(gè)N溝道MOS晶體管N27、N28，反轉(zhuǎn)讀出數(shù)據(jù)MAQms_B和正轉(zhuǎn)寫入數(shù)據(jù)WDATAms分別與N溝道MOS晶體管N27和N28的柵極連接。此外，具有串聯(lián)連接在一致檢測信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B之間的2個(gè)N溝道MOS晶體管N29和N30，正轉(zhuǎn)讀出數(shù)據(jù)MAQms和反轉(zhuǎn)寫入數(shù)據(jù)WDATAms_B分別與N溝道MOS晶體管N29和N30的柵極連接。
在存儲(chǔ)單元的讀出數(shù)據(jù)MAQms與正轉(zhuǎn)期望值數(shù)據(jù)WDATAms一致的情況下(合格的情況)，讀出數(shù)據(jù)的反轉(zhuǎn)信號(hào)MAQms_B和期望值數(shù)據(jù)WDATAms為互補(bǔ)的值，讀出數(shù)據(jù)MAQms和期望值數(shù)據(jù)的反轉(zhuǎn)信號(hào)WDATAms_B為互補(bǔ)的值。因此，N溝道MOS晶體管N27、N28其中之一截止，N溝道MOS晶體管N29、N30其中之一截止，信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B非導(dǎo)通。
另一方面，在存儲(chǔ)單元的讀出數(shù)據(jù)MAQms與正轉(zhuǎn)期望值數(shù)據(jù)WDATAjms不一致的情況下(不合格的情況)，讀出數(shù)據(jù)的反轉(zhuǎn)信號(hào)MAQms_B和期望值數(shù)據(jù)WDATAms的值一致，讀出數(shù)據(jù)MAQms和期望值數(shù)據(jù)的反轉(zhuǎn)信號(hào)WDATAms_B一致。作為不合格的一個(gè)例子，在將作為寫入數(shù)據(jù)WDATAms的高電平寫入存儲(chǔ)單元、并且期望值數(shù)據(jù)WDATAms為高電平的情況下，來自于存儲(chǔ)單元的讀出數(shù)據(jù)MAQms變?yōu)榈碗娖?，讀出數(shù)據(jù)的反轉(zhuǎn)信號(hào)MAQms_B變?yōu)楦唠娖剑琋溝道MOS晶體管N27和N28均導(dǎo)通，信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B被通電(信號(hào)線MATCH1變?yōu)榻拥仉娢?。此外，在將作為寫入數(shù)據(jù)WDATAms的低電平寫入存儲(chǔ)單元、并且期望值數(shù)據(jù)WDATAms為低電平時(shí)(期望值數(shù)據(jù)WDATAms_B為高電平)，來自于存儲(chǔ)單元的讀出數(shù)據(jù)MAQms變?yōu)楦唠娖剑琋溝道MOS晶體管N29、N30均導(dǎo)通，信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B被通電。
即，在來自于讀出放大器的讀出數(shù)據(jù)與期望值數(shù)據(jù)不一致的情況下，N溝道MOS晶體管N27和N28的串聯(lián)電路、N溝道MOS晶體管N29和N30的串聯(lián)電路其中之一導(dǎo)通，信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B導(dǎo)通。其他的比較器(CCMPN)也相同。
判斷電路(CCMPC)104A作為與第一系統(tǒng)的信號(hào)MATCH0和COMP0_B連接的電路，設(shè)有P溝道MOS晶體管P21，其源極與電源VCC連接，漏極與一致檢測信號(hào)線MATCH連接，柵極與測試比較使能信號(hào)TCMPE連接；P溝道MOS晶體管P22，其源極與電源連接，漏極與一致檢測信號(hào)線MATCH0連接，柵極與NAND電路312的輸出端連接；P溝道MOS晶體管P23，其源極與電源連接，漏極與COMP0_B連接，柵極與測試比較使能信號(hào)TCMPE連接；以及N溝道MOS晶體管N25，其源極與GND連接，漏極與COMP0_B連接，柵極與測試比較使能信號(hào)TCMPE連接。此外，作為與第二系統(tǒng)的信號(hào)線MATCH1和COMP1_B連接的電路，設(shè)有P溝道MOS晶體管P24，其源極與電源VCC連接，漏極與一致檢測信號(hào)線MATCH1連接，柵極與測試比較使能信號(hào)TCMPE連接；P溝道MOS晶體管P25，其源極與電源連接，漏極與一致檢測信號(hào)線MATCH1連接，柵極與NAND電路312的輸出端連接；P溝道MOS晶體管P26，其源極與電源連接，漏極與比較控制信號(hào)線COMP1_B連接，柵極與測試比較使能信號(hào)TCMPE連接；以及N溝道MOS晶體管N31，其源極接地(GND)，漏極與比較控制信號(hào)線COMP0_B連接，柵極與測試比較使能信號(hào)TCMPE連接。
此外，判斷電路(CCMPC)104A設(shè)有NAND電路312，第一系統(tǒng)的一致檢測信號(hào)線MATCH0和第二系統(tǒng)的一致檢測信號(hào)線MATCH1與其2個(gè)輸入端連接；以及反相器311，其輸入端與NAND電路312的輸出端連接，并且從輸出端輸出錯(cuò)誤標(biāo)志信號(hào)ERR_B(判斷為不合格時(shí)，為低電平)。NAND電路312的輸出端與P溝道MOS晶體管P22、P25的柵極連接。另外，當(dāng)NAND電路312的輸出端為低電平時(shí)(即合格時(shí))，P溝道MOS晶體管P22、P25變?yōu)閷?dǎo)通狀態(tài)，將第一系統(tǒng)的一致檢測信號(hào)線MATCH0和第二系統(tǒng)的一致檢測信號(hào)線MATCH1拉升至電源電位。
以下對(duì)圖12所示的電路的動(dòng)作進(jìn)行說明。在測試比較使能信號(hào)TCMPE為低電平的期間，P溝道MOS晶體管P21、P23、P24、P26導(dǎo)通，第一、第二系統(tǒng)的一致檢測信號(hào)線MATCH0、MATCH1、第一、第二系統(tǒng)的比較控制信號(hào)線COMP0_B、COMP1_B被預(yù)充電至電源電位(高電平)。將第一、第二系統(tǒng)的一致檢測信號(hào)線MATCH0、MATCH1作為輸入的NAND電路312的輸出變?yōu)榈碗娖?，錯(cuò)誤標(biāo)志ERR_B變?yōu)楦唠娖健?br> 當(dāng)測試比較使能信號(hào)TCMPE變?yōu)楦唠娖綍r(shí)，N溝道MOS晶體管N25、N31導(dǎo)通，第一、第二系統(tǒng)的比較控制信號(hào)線COMP0_B、COMP1_B變?yōu)榈碗娖健?br> 在例如第一組的比較器(CCMPN)中任意一個(gè)檢測出來自于對(duì)應(yīng)的讀出放大器(Ramp)的讀出數(shù)據(jù)和期望值數(shù)據(jù)不一致的情況下，一致檢測信號(hào)線MATCH0和比較控制信號(hào)線COMP0_B通電，一致檢測信號(hào)線MATCH0被放電，其電位變?yōu)榻拥仉娢弧?br> 當(dāng)一致檢測信號(hào)線MATCH0變?yōu)榈碗娖綍r(shí)，NAND電路312的輸出變?yōu)楦唠娖?，錯(cuò)誤標(biāo)志ERR_B變?yōu)榈碗娖健＜?，輸出不合格信息?br> 當(dāng)與第二系統(tǒng)的一致檢測信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B連接的比較器(CCMPN)中的任意一個(gè)檢測出來自于對(duì)應(yīng)的讀出放大器(Ramp)的讀出數(shù)據(jù)和期望值數(shù)據(jù)不一致的情況下，一致檢測信號(hào)線MATCH1和比較控制信號(hào)線COMP1_B通電，一致檢測信號(hào)線MATCH1被放電，其電位變?yōu)榻拥仉娢弧．?dāng)一致檢測信號(hào)線MATCH1變?yōu)榈碗娖綍r(shí)，NAND電路312的輸出變?yōu)楦唠娖?，錯(cuò)誤標(biāo)志ERR_B變?yōu)榈碗娖?。即，輸出不合格信息。這樣，在第一和第二系統(tǒng)的多個(gè)比較器(CCMPN)中的一個(gè)以上的比較器(CCMPN)檢測出讀出數(shù)據(jù)和期望值不一致的情況下，錯(cuò)誤標(biāo)志ERR_B變?yōu)榈碗娖健?br> 在本實(shí)施例中，比較器(CCMPN)的個(gè)數(shù)也是按照并行程度而任意設(shè)定的。
以下對(duì)系統(tǒng)構(gòu)成的具體實(shí)施例進(jìn)行說明。在圖11中，在構(gòu)成128MDRAM的情況下，設(shè)置32根數(shù)據(jù)端子(輸入輸出端子)DQ(DQ0～DQ31)，在用4組存儲(chǔ)單元構(gòu)成存儲(chǔ)單元陣列的情況下，設(shè)置32×4＝128組讀寫放大器(Ramp & Wamp)、比較器(CCMPN)，各存儲(chǔ)單元陣列的大小為4M，各組存儲(chǔ)單元為1M，存儲(chǔ)單元陣列的X(行)為4K，Y(列)為256。對(duì)于每個(gè)存儲(chǔ)單元陣列，連接有4對(duì)IO線對(duì)MIOT/MIOB，因此存儲(chǔ)單元陣列的64根位線對(duì)以及用Y開關(guān)(列解碼器101-4)選擇讀出放大器101-3的位線對(duì)與IO線對(duì)MIOT/MIOB連接。根據(jù)本實(shí)施例，通過比較(對(duì)比)來自于128個(gè)寫入放大器(Wamp)的并行寫入、利用128個(gè)讀出放大器(Ramp)、比較器(CCMPN)的并行讀出，可以并行測試。此時(shí)，如上所述，測試數(shù)據(jù)可以從例如數(shù)據(jù)端子DQ7共通地供給128個(gè)寫入寄存器103?？梢圆捎迷O(shè)置4個(gè)判斷電路(CCMPC)104，從而輸出4個(gè)錯(cuò)誤標(biāo)志信號(hào)ERR_B的構(gòu)成?；蛘?，可以采用將4個(gè)錯(cuò)誤標(biāo)志信號(hào)ERR_B輸入4位一致檢測電路(圖16的1303)，并將其壓縮為1位的構(gòu)成。在上述系統(tǒng)中，利用來自于外部端子的反轉(zhuǎn)控制信號(hào)DIM，可以自由地輸出寫入寄存器103的值的反轉(zhuǎn)值和正轉(zhuǎn)值，由此能容易地實(shí)現(xiàn)頻繁地改變圖形的測試。
在上述實(shí)施例中，對(duì)將本發(fā)明應(yīng)用于作為時(shí)鐘同步型存儲(chǔ)器的DDR·SDRAM的例子進(jìn)行了說明，但本發(fā)明不僅限于DDR·SDRAM，也同樣可以應(yīng)用于QDR(Quad Data Rate)型的SDRAM等。
以上利用實(shí)施例，對(duì)本發(fā)明進(jìn)行了說明，但本發(fā)明不僅限于上述實(shí)施例，也包含本領(lǐng)域技術(shù)人員在本發(fā)明的范圍內(nèi)進(jìn)行的各種變形、修正。
發(fā)明的效果如上所述，根據(jù)本發(fā)明，將正常模式寫入用的寫入寄存器用作測試模式時(shí)的寫入兼期望值寄存器，從而不需要設(shè)置測試模式用的新寄存器，抑制了電路規(guī)模的增大。
此外，根據(jù)本發(fā)明，利用來自于外部端子的反轉(zhuǎn)控制信號(hào)，可以自由地輸出寫入寄存器的值的反轉(zhuǎn)值、正轉(zhuǎn)值，由此能獲得如下效果，即能容易地實(shí)現(xiàn)匹配和頻繁地改變圖形數(shù)據(jù)的測試。上述本發(fā)明不改變用于保持并行測試用的測試數(shù)據(jù)的寫入寄存器的保持?jǐn)?shù)據(jù)，就能變更寫入數(shù)據(jù)和期望值數(shù)據(jù)，從而適用于使用測試機(jī)和晶片探針等測試裝置的并行測試。
此外，根據(jù)本發(fā)明，將來自于存儲(chǔ)單元的讀出數(shù)據(jù)與寫入寄存器的值進(jìn)行比較，來進(jìn)行合格·不合格判斷，從而提高了可測試性。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有存儲(chǔ)單元陣列，包含多個(gè)存儲(chǔ)單元；保持電路，保持向上述存儲(chǔ)單元寫入的數(shù)據(jù)；比較器，輸入來自于上述存儲(chǔ)單元的讀出數(shù)據(jù)和與上述讀出數(shù)據(jù)對(duì)應(yīng)的期望值數(shù)據(jù)，并比較兩者是否一致；以及控制電路，輸入由上述保持電路保持的數(shù)據(jù)和反轉(zhuǎn)控制信號(hào)，并根據(jù)上述反轉(zhuǎn)控制信號(hào)的值，輸出由上述保持電路保持的數(shù)據(jù)的正轉(zhuǎn)值或反轉(zhuǎn)值，來自于上述控制電路的輸出作為向上述存儲(chǔ)單元的寫入數(shù)據(jù)而被供給，并且作為上述期望值數(shù)據(jù)而被輸入上述比較器。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述保持電路在進(jìn)行通常動(dòng)作時(shí)，被用作保持向上述存儲(chǔ)單元的寫入數(shù)據(jù)的電路，在進(jìn)行測試時(shí)，被兼用作保持向上述存儲(chǔ)單元的寫入測試數(shù)據(jù)和保持上述期望值數(shù)據(jù)的電路。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，從半導(dǎo)體存儲(chǔ)裝置的外部端子設(shè)定上述反轉(zhuǎn)控制信號(hào)的值。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有多根IO線，用于與上述存儲(chǔ)單元陣列進(jìn)行寫入數(shù)據(jù)和讀出數(shù)據(jù)的輸入輸出，與多根上述IO線對(duì)應(yīng)，設(shè)有多組上述保持電路和上述比較器的組，在來自于多個(gè)上述保持電路的數(shù)據(jù)被并行地寫入上述存儲(chǔ)單元陣列的并行測試中，不對(duì)多個(gè)上述保持電路所保持的數(shù)據(jù)進(jìn)行重寫，而是通過改變被輸入與上述保持電路對(duì)應(yīng)的上述控制電路中的上述反轉(zhuǎn)控制信號(hào)的值，來使并行測試的外加(加載)圖形和期望值圖形自由變化。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，與半導(dǎo)體存儲(chǔ)裝置的一個(gè)數(shù)據(jù)端子對(duì)應(yīng)，設(shè)有至少1組上述保持電路和上述比較器的組，設(shè)有選擇電路，與上述一個(gè)數(shù)據(jù)端子對(duì)應(yīng)設(shè)置，用于根據(jù)被輸入的測試控制信號(hào)，選擇來自于上述一個(gè)數(shù)據(jù)端子的寫入數(shù)據(jù)和被提供的寫入測試數(shù)據(jù)其中之一，上述選擇電路的輸出被輸入對(duì)應(yīng)的上述保持電路。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，被提供給上述選擇電路的寫入測試數(shù)據(jù)從不同于上述一個(gè)數(shù)據(jù)端子的規(guī)定數(shù)據(jù)端子被輸入，從而提供給上述選擇電路。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，從上述規(guī)定的數(shù)據(jù)端子輸入的寫入測試數(shù)據(jù)被共通地提供給多個(gè)上述選擇電路，在進(jìn)行并行測試時(shí)，多個(gè)上述選擇電路選擇上述寫入測試數(shù)據(jù)，上述寫入測試數(shù)據(jù)被共通地提供給多個(gè)上述保持電路。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有讀出放大器，對(duì)經(jīng)由上述存儲(chǔ)單元陣列的讀出放大器而被讀出的數(shù)據(jù)進(jìn)行接收和放大，上述比較器輸入上述讀出放大器的輸出和來自于上述控制電路的輸出，對(duì)多個(gè)上述讀出放大器分別設(shè)置的多個(gè)比較器，與顯示比較結(jié)果的共通信號(hào)線共通地連接，在多個(gè)上述比較器中的至少一個(gè)上述比較器檢測出讀出數(shù)據(jù)與期望值數(shù)據(jù)不一致時(shí)，不合格信息被輸出到上述共通信號(hào)線。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述共通信號(hào)線由第一信號(hào)線和第二信號(hào)線構(gòu)成，在上述比較器開始比較動(dòng)作之前，上述第一信號(hào)線和上述第二信號(hào)線被預(yù)先設(shè)定為第一值，在進(jìn)行比較動(dòng)作時(shí)，上述第二信號(hào)線被設(shè)定為第二值，多個(gè)上述比較器分別以并聯(lián)的方式被連接在上述第一信號(hào)線和上述第二信號(hào)線之間，上述比較器進(jìn)行如下控制，即在上述讀出數(shù)據(jù)與上述期望值數(shù)據(jù)一致的情況下，使上述第一信號(hào)線和上述第二信號(hào)線分別保持上述第一值和上述第二值，設(shè)有進(jìn)行如下控制的電路，即在上述讀出數(shù)據(jù)與上述期望值數(shù)據(jù)不一致的情況下，使上述第一信號(hào)線和上述第二信號(hào)線通電，使它們?yōu)橥恢怠?br> 10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述比較器具有第一和第二開關(guān)元件，串聯(lián)連接在上述第一信號(hào)線和上述第二信號(hào)線之間，上述讀出數(shù)據(jù)和上述期望值數(shù)據(jù)的互補(bǔ)信號(hào)分別被輸入其控制端子，控制其開/關(guān)；以及第三和第四開關(guān)元件，串聯(lián)連接在上述第一信號(hào)線和上述第二信號(hào)線之間，上述讀出數(shù)據(jù)的互補(bǔ)信號(hào)和上述期望值數(shù)據(jù)分別被輸入其控制端子，控制其開/關(guān)。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有判斷電路，與多個(gè)上述比較器共通連接的上述信號(hào)線連接，輸出多個(gè)上述比較器全體的合格/不合格的判斷結(jié)果。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有判斷電路，與多個(gè)上述比較器共通連接的上述第一信號(hào)線和上述第二信號(hào)線連接，輸出多個(gè)上述比較器全體的合格/不合格的判斷結(jié)果，上述判斷電路設(shè)有將上述第一信號(hào)線和上述第二信號(hào)線設(shè)定為上述第一值的電路；當(dāng)控制比較動(dòng)作的控制信號(hào)的值表示比較時(shí)，將上述第二信號(hào)線設(shè)定為第二值的電路；以及根據(jù)上述第一信號(hào)線的值，生成并輸出錯(cuò)誤標(biāo)志的電路。
13.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有多組與多個(gè)上述比較器共通連接的上述第一信號(hào)線和上述第二信號(hào)線，設(shè)有判斷電路，與多組上述第一信號(hào)線和上述第二信號(hào)線連接，輸出多個(gè)上述比較器全體的互補(bǔ)/不合格的判斷結(jié)果，上述判斷電路設(shè)有將多組上述第一信號(hào)線和多組上述第二信號(hào)線設(shè)定為上述第一值的電路；當(dāng)控制比較動(dòng)作的控制信號(hào)的值表示比較時(shí)，將多組上述第二信號(hào)線設(shè)定為第二值的電路；以及多個(gè)輸入端子與多組上述第一信號(hào)線連接，當(dāng)多組上述第一信號(hào)線全部為上述第一值時(shí)，生成表示合格的值，當(dāng)多組上述第一信號(hào)線的至少一個(gè)為第二值時(shí)，生成表示不合格的值，從而生成錯(cuò)誤標(biāo)志，并將其從輸出端輸出的電路。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有展開電路，接收從半導(dǎo)體存儲(chǔ)裝置的一個(gè)數(shù)據(jù)端子串行輸入的數(shù)據(jù)列，將其并行展開并輸出，與來自于上述展開電路的多個(gè)并行輸出對(duì)應(yīng)，設(shè)有上述保持電路和上述比較器。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述半導(dǎo)體存儲(chǔ)裝置為時(shí)鐘同步型，設(shè)有展開電路，將在一個(gè)時(shí)鐘周期從一個(gè)數(shù)據(jù)端子串行輸入的多個(gè)數(shù)據(jù)展開為多相，從而將規(guī)定數(shù)量的時(shí)鐘周期的串行輸入數(shù)據(jù)的組展開為并行數(shù)據(jù)，分別利用對(duì)應(yīng)的多個(gè)保持電路對(duì)上述并行數(shù)據(jù)進(jìn)行保持，從與上述一個(gè)數(shù)據(jù)端子對(duì)應(yīng)的多個(gè)上述保持電路并行地向存儲(chǔ)單元進(jìn)行寫入。
16.根據(jù)權(quán)利要求11至13任意一項(xiàng)所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有多個(gè)上述判斷電路，設(shè)有如下電路，該電路被輸入從多個(gè)上述判斷電路輸出的錯(cuò)誤標(biāo)志信號(hào)，當(dāng)任何一個(gè)為不合格時(shí)，將表示不合格的信號(hào)輸出到半導(dǎo)體存儲(chǔ)裝置的外部端子。
17.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有存儲(chǔ)單元陣列，包含在多根字線和多根位線的交叉部被設(shè)置為陣列狀的多個(gè)存儲(chǔ)單元；讀出放大器，分別與上述存儲(chǔ)單元陣列的上述位線連接；列解碼器，選擇被選擇的位線；IO線，是與上述存儲(chǔ)單元陣列進(jìn)行寫入數(shù)據(jù)和讀出數(shù)據(jù)的輸入輸出的數(shù)據(jù)線，與通過上述列解碼器所選擇的位線連接；寫入寄存器，存儲(chǔ)并保持從半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)端子輸入的寫入數(shù)據(jù)；寫入放大器，根據(jù)被保持在上述寫入寄存器中的寫入數(shù)據(jù)，驅(qū)動(dòng)輸出上述IO線；讀出放大器，與上述IO線連接，輸入并放大來自于存儲(chǔ)單元的讀出數(shù)據(jù)；比較器，對(duì)被上述讀出放大器放大的讀出數(shù)據(jù)和被提供的期望值數(shù)據(jù)進(jìn)行比較；以及控制電路，根據(jù)被輸入的反轉(zhuǎn)控制信號(hào)，向上述寫入放大器和上述比較器提供存儲(chǔ)在上述寫入寄存器中的數(shù)據(jù)的正轉(zhuǎn)值和反轉(zhuǎn)值，上述控制電路的輸出作為上述期望值數(shù)據(jù)而被提供給上述比較器，在進(jìn)行通常動(dòng)作時(shí)和進(jìn)行測試時(shí)，存儲(chǔ)在上述寫入放大器中的寫入數(shù)據(jù)被寫入所選擇的地址的存儲(chǔ)單元中，在進(jìn)行測試時(shí)，經(jīng)由上述寫入寄存器、上述反轉(zhuǎn)控制電路和上述寫入放大器，向存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入，上述比較器被輸入由上述存儲(chǔ)單元讀出、由上述讀出放大器放大的讀出數(shù)據(jù)和從將上述寫入寄存器所保持的數(shù)據(jù)作為輸入的上述反轉(zhuǎn)控制電路輸出的期望值數(shù)據(jù)，并對(duì)上述讀出數(shù)據(jù)和上述期望值數(shù)據(jù)進(jìn)行比較。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有選擇器，該選擇器將從一個(gè)數(shù)據(jù)端子輸入的數(shù)據(jù)和進(jìn)行測試時(shí)由規(guī)定的數(shù)據(jù)端子提供的測試數(shù)據(jù)作為輸入，在進(jìn)行測試時(shí)，上述選擇器將測試數(shù)據(jù)輸出給上述寫入寄存器。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，與多根上述IO線對(duì)應(yīng)，設(shè)有多組上述保持電路和上述比較器的組，在來自于多個(gè)上述保持電路的數(shù)據(jù)被并行地寫入上述存儲(chǔ)單元陣列的并行測試中，不對(duì)多個(gè)上述保持電路所保持的數(shù)據(jù)進(jìn)行重寫，而是通過改變被輸入與上述保持電路對(duì)應(yīng)的上述控制電路中的上述反轉(zhuǎn)控制信號(hào)的值，來使并行測試的外加(加載)圖形和期望值圖形自由變化。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述半導(dǎo)體存儲(chǔ)裝置為時(shí)鐘同步型，設(shè)有展開電路，將在一個(gè)時(shí)鐘周期從一個(gè)數(shù)據(jù)端子串行輸入的2個(gè)數(shù)據(jù)展開為2相，從而展開為并行數(shù)據(jù)，并將2個(gè)時(shí)鐘周期的4個(gè)串行數(shù)據(jù)展開為并行的4個(gè)數(shù)據(jù)，分別利用對(duì)應(yīng)的4個(gè)寫入寄存器對(duì)上述并行的4個(gè)數(shù)據(jù)進(jìn)行保持，針對(duì)上述一個(gè)數(shù)據(jù)輸入端子，從與上述一個(gè)數(shù)據(jù)端子對(duì)應(yīng)的4個(gè)上述寫入寄存器經(jīng)由4個(gè)寫入放大器并行地向存儲(chǔ)單元進(jìn)行寫入。
21.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，針對(duì)多個(gè)上述讀出放大器分別設(shè)置的多個(gè)上述比較器，與顯示比較結(jié)果的共通信號(hào)線共通地連接，當(dāng)多個(gè)上述比較器中的至少一個(gè)上述比較器檢測出讀出數(shù)據(jù)與期望值數(shù)據(jù)不一致時(shí)，將不合格信息輸出到上述共通信號(hào)線。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有判斷電路，根據(jù)多個(gè)上述比較器共通連接的上述信號(hào)線的值，輸出多個(gè)上述比較器全體的合格/不合格的判斷結(jié)果。
23.根據(jù)權(quán)利要求21所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述共通信號(hào)線由傳輸一致檢測信號(hào)的第一信號(hào)線和傳輸比較控制信號(hào)的第二信號(hào)線構(gòu)成，在上述比較器開始比較動(dòng)作之前，上述第一信號(hào)線和上述第二信號(hào)線被預(yù)先設(shè)定為第一值，在進(jìn)行比較動(dòng)作時(shí)，上述第二信號(hào)線被設(shè)定為第二值，多個(gè)上述比較器分別被并聯(lián)連接在上述第一信號(hào)線和上述第二信號(hào)線之間，上述比較器進(jìn)行如下控制，即在上述讀出數(shù)據(jù)與上述期望值數(shù)據(jù)一致的情況下，使上述第一信號(hào)線和上述第二信號(hào)線分別保持上述第一值和上述第二值，在上述讀出數(shù)據(jù)與上述期望值數(shù)據(jù)不一致的情況下，使上述第一信號(hào)線和上述第二信號(hào)線通電，使它們?yōu)橥恢怠?br> 24.根據(jù)權(quán)利要求23所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述比較器具有第一和第二開關(guān)元件，串聯(lián)連接在上述第一信號(hào)線和上述第二信號(hào)線之間，上述讀出數(shù)據(jù)和上述期望值數(shù)據(jù)的互補(bǔ)信號(hào)分別被輸入其控制端子，控制其開/關(guān)；以及第三和第四開關(guān)元件，串聯(lián)連接在上述第一信號(hào)線和上述第二信號(hào)線之間，上述讀出數(shù)據(jù)的互補(bǔ)信號(hào)和上述期望值數(shù)據(jù)分別被輸入其控制端子，控制其開/關(guān)，上述第一至第四開關(guān)元件由同一導(dǎo)電型的晶體管構(gòu)成。
25.根據(jù)權(quán)利要求23所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，設(shè)有判斷電路，與多個(gè)上述比較器共通連接的上述電壓信號(hào)和上述第二信號(hào)線連接，輸出多個(gè)上述比較器全體的合格/不合格的判斷結(jié)果，上述判斷電路設(shè)有將上述第一信號(hào)線和上述第二信號(hào)線設(shè)定為作為上述第一值的電源電位和接地電位中的一個(gè)的電路；當(dāng)控制比較動(dòng)作的比較使能信號(hào)的值表示比較時(shí)，將上述第二信號(hào)線設(shè)定為作為上述第二值的上述電源電位和接地電位中的另一個(gè)的電路；以及根據(jù)上述第一信號(hào)線的值，生成并輸出錯(cuò)誤標(biāo)志的電路。
全文摘要
本發(fā)明提供一種能抑制電路規(guī)模的增大、能容易地與頻繁地改變圖形的測試對(duì)應(yīng)、提高半導(dǎo)體存儲(chǔ)裝置的可測試性的裝置。該裝置設(shè)有保持電路(103)，保持向存儲(chǔ)單元陣列(101－1)的存儲(chǔ)單元的寫入數(shù)據(jù)；比較器(CCMPN)，將來自于保持電路(103)的寫入數(shù)據(jù)寫入所選擇的地址的存儲(chǔ)單元，輸入從該存儲(chǔ)單元讀出的數(shù)據(jù)，并且將被保持電路保持的數(shù)據(jù)作為期望值數(shù)據(jù)而輸入，對(duì)讀出數(shù)據(jù)和期望值數(shù)據(jù)進(jìn)行比較；以及判斷電路(104)，根據(jù)反轉(zhuǎn)控制信號(hào)(DIM)的值，將被保持電路(103)保持的寫入數(shù)據(jù)的正轉(zhuǎn)值或反轉(zhuǎn)值中的一個(gè)作為向存儲(chǔ)單元的寫入數(shù)據(jù)和向比較器(CCMPN)的期望值數(shù)據(jù)而輸出，并且根據(jù)與多個(gè)比較器連接的一致檢測信號(hào)(MATCH0)，輸出錯(cuò)誤標(biāo)志。
文檔編號(hào)G01R31/28GK1551242SQ200410031599
公開日2004年12月1日 申請(qǐng)日期2004年3月25日 優(yōu)先權(quán)日2003年4月8日
發(fā)明者吉田博康, 大石貫時(shí), 時(shí) 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社