專利名稱：包含sram存儲器的集成電路及其測試方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域為SRAM存儲單元的測試。
測試是集成存儲器制造中不可缺少的步驟。標準測試包含寫數(shù)據(jù)到存儲單元中及隨后讀取該存儲單元以檢測該存儲單元是否已保持該數(shù)據(jù)。正常的寫與讀允許檢測存儲單元中的若干電路錯誤，但并非所有錯誤。需要附加措施來檢測其它錯誤。
美國專利號5,835,429描述了測試不能永久保持數(shù)據(jù)的弱SRAM存儲單元的方法。美國專利號5,559,745公開了類似的測試技術(shù)。單元是通過用降低的字線電壓寫入數(shù)據(jù)測試的。字線電壓控制將存儲單元連接到位線上的存取晶體管的電導(dǎo)性。通過降低字線電壓使存取晶體管在寫期間電導(dǎo)性較差。結(jié)果只微弱地將數(shù)據(jù)寫入該單元中。這足以寫入弱存儲單元中，但不足于寫入正常的“強”存儲單元。從而，在弱寫入之后從單元中讀出數(shù)據(jù)時便暴露出弱單元。
美國專利號5,930,185也公開了為了測試目的在寫期間降低字線電壓，但在這一情況中將有缺陷的單元與正常單元區(qū)分開，因為有缺陷的單元并不保持弱寫入的數(shù)據(jù)。
新研制的集成電路制造工藝不斷地縮小用在SRAM存儲單元中的晶體管的尺度。結(jié)果，存儲單元中的不同晶體管的參數(shù)之間的差異變得相對地更為重要。已發(fā)現(xiàn)如果差異太大，存儲單元的噪聲容限便降低到不能接受的低水平。這是難于測試的，因為這會占用非常長的時間來確定非常大的存儲器中的所有單元如何響應(yīng)噪聲。
本發(fā)明的目的之一為測試靜態(tài)存儲單元的噪聲容限。
權(quán)利要求1中陳述按照本發(fā)明測試SRAM存儲單元的方法。按照本發(fā)明，將數(shù)據(jù)寫入SRAM存儲單元并讀回。在其間，使存取晶體管的電導(dǎo)性與靜態(tài)存儲單元中的反相器的驅(qū)動強度之比高于正常模式期間之比，例如通過在存儲單元的字線上施加超出電源范圍的電壓，從而使存取晶體管比正常使用期間更導(dǎo)電，同時在位線上施加基本上相等的電壓。
這樣，存取晶體管與位線起作用向存儲單元提供比在正常模式中相對地高的負載。這移位存儲單元中的電壓，模仿噪聲的后果。如果該單元具有足夠的噪聲容限，一旦字線上的電壓返回到正常它便返回到其原始狀態(tài)。如果否，該存儲單元的狀態(tài)將反轉(zhuǎn)，這是通過讀出該單元的內(nèi)容檢出的。為了支持這一測試，按照本發(fā)明的SRAM器件包含用于在測試模式中將超出其正常范圍的電壓施加在字線上，同時將基本上相等的電壓作用在位線上的裝置。
下面利用附圖更詳細地描述按照本發(fā)明的方法與器件的上述與其它優(yōu)越方面，附圖中

圖1示出帶SRAM存儲器的一部分電路圖2a、b示出SRAM單元的相位3a、b示出測試期間出現(xiàn)在SRAM存儲器中的電壓圖4示出測試方法的流程圖。
圖1示出SRAM存儲器的一部分。圖1示出一SRAM存儲單元10、第一與第二位線12a、b、字線14、行解碼器16、讀/寫電路18、測試控制電路17及高壓源19。通常，存儲器包含象存儲單元10那樣的存儲單元的行與列的矩陣，但為了清楚起見，只示出一個存儲單元10。SRAM存儲單元10包含第一與第二反相器100、102及第一與第二存取晶體管104、106，第一反相器100的輸出耦合在第二反相器102的輸入上。第二反相器102的輸出耦合在第一反相器100的輸入上。第一存取晶體管104的溝道耦合在第一反相器100的輸出與第一位線12a之間。第二存取晶體管106的溝道耦合在第二反相器102的輸出與第二位線12b之間。存取晶體管104、106的門電極耦合在字線14上。位線12a、b耦合在讀寫電路18上。字線耦合在行解碼器16上。高壓源19通過測試控制電路17耦合在行解碼器16上。測試控制器具有耦合在行解碼器16的地址輸入上與讀/寫電路18的地址與數(shù)據(jù)輸入上的輸出。
通常，存在若干字線14，各耦合在存儲矩陣的一行中的存儲單元的存取晶體管上及行解碼器16的對應(yīng)輸出上，但為了清楚起見只示出一條字線14。類似地，存儲器通常包含若干位線對12a、b，各耦合在一列存儲單元10的存取晶體管104、106的溝道上及讀/寫電路18上，但為了清楚起見只示出一對位線12a、b。
當要從或向存儲器讀取或?qū)懭霐?shù)據(jù)時，將地址施加在存儲器上。在正常模式中，這一地址是從圖1中所示的電路外部提供的，例如從數(shù)據(jù)處理電路(未示出)。將一部分地址提供給行解碼器16，作為應(yīng)答，行解碼器選擇一條字線14并將正電源電壓VDD作用在所選擇的字線14上。其它字線(未示出)的電壓保持在相反的電源電壓上。
將另一部分地址作用在讀/寫電路18上，后者在應(yīng)答中選擇一對位線12a、b。在接收到讀啟動信號時，讀/寫電路18允許存儲單元10驅(qū)動所選擇的位線12a、b的電壓與/或電流通過所選擇的行中的存儲單元的存取晶體管104、106的溝道。讀/寫電路18檢測到這一驅(qū)動并用于確定存儲單元10的狀態(tài)。在接收到寫啟動信號時，讀/寫電路18將連接到存儲單元10上的位線12a、b之一驅(qū)動到邏輯低并將位線12a、b中另一條驅(qū)動到邏輯高。當存取晶體管104、106導(dǎo)電時，位線12a、b上的電壓強制存儲單元10采取由位線12a、b中哪一條為高及哪一條為低所確定的狀態(tài)。
在正常操作中SRAM存儲單元10在兩種狀態(tài)之一中。在第一狀態(tài)中第一反相器100的輸出為邏輯高而第二反相器102的輸出為邏輯低。在第二狀態(tài)中第一反相器100的輸出為邏輯低而第二反相器102的輸出為邏輯高。
圖2a示出存儲單元的操作。這一圖示出在穩(wěn)定條件下作為第一反相器100的輸入電壓V1(水平標出的)的函數(shù)的第一反相器100的輸出電壓V2(垂直標出的)的第一曲線20。這一圖還示出在穩(wěn)定條件下作為第二反相器102的輸入電壓(與第一反相器100的輸出電壓相同比例垂直標出的)的函數(shù)的第二反相器102的輸出電壓(與第一反相器100的輸入電壓相同比例這一次水平標出的)的第二曲線22。兩條曲線20、22相交在三點24、26、28上。這些點24、26、28對應(yīng)于反相器100、102可能一起穩(wěn)定的輸入/輸出電壓。然而，這些點之一(中間的點28)與存儲器操作無關(guān)，因為這一點28對應(yīng)于亞穩(wěn)態(tài)，即如果存在最小的擾動便能將輸入/輸出電壓從其驅(qū)開的狀態(tài)。其它兩點24、26對應(yīng)于存儲單元10的穩(wěn)態(tài)。
當輸入/輸出電壓V1、V2的組合不在穩(wěn)定點24、26、28之一上時(例如由于噪聲)，反相器100、102會將輸入/輸出電壓V1、V2驅(qū)回穩(wěn)定點24、26之一。到達穩(wěn)定點24、26中哪一個取決于輸入/輸出電壓V1、V2的初始值。如果這一值在邊界線29的一側(cè)，將到達第一穩(wěn)定點24。如果這一值在邊界線29的另一側(cè)，則將到達第二穩(wěn)定點26。邊界線29通過亞穩(wěn)定點28。粗略地說，這一點對應(yīng)于水平方向上的第一反相器100的閾電壓及垂直方向上的第二反相器102的閾電壓。
圖2a示出在反相器100、102相等地匹配時出現(xiàn)的邊界線29的位置。在這一情況中，邊界線29對于從這些狀態(tài)的對應(yīng)的偏移是在距這兩個穩(wěn)定狀態(tài)24、26相同的距離上。這意味著在存儲單元10從一種狀態(tài)24、26反轉(zhuǎn)到另一種狀態(tài)24、26之前需要相同的噪聲量(從穩(wěn)定點24、26的偏移)。當反相器100、102不是相等地匹配時，邊界線29更接近一種狀態(tài)24、26。這意味著從對應(yīng)于最接近邊界線29的點24、26的狀態(tài)反轉(zhuǎn)存儲單元10需要較小的擾動。為了存儲單元的可靠操作，反相器100、102的參數(shù)不可相差太大。否則電路中不可避免的噪聲反轉(zhuǎn)存儲單元10的狀態(tài)的危險性太高。
按照本發(fā)明，存儲單元10的可靠性是通過令存取晶體管104、106比通常存取時更導(dǎo)電同時將位線12a、b驅(qū)動到基本上相等的電壓上進行測試的。通過在字線14上作用比正常寫或讀時高的電壓使得存取晶體管104、106比正常寫或讀期間更導(dǎo)電。從而，提高了存取晶體管104、106的電導(dǎo)性與反相器100、102的驅(qū)動強度之比。(作為替代，可通過降低存儲單元10的電源電壓或兩者的組合來實現(xiàn)這一點)。
圖2b示出使存取晶體管104、106相對于反相器100、102的驅(qū)動強度更導(dǎo)電同時將兩條位線12a、b都驅(qū)動到正電源電壓的效應(yīng)。實際上存取晶體管104、106現(xiàn)在構(gòu)成對反相器100、102的提高的附加NMOS負載。這一附加負載將曲線20、22(穩(wěn)定條件下的輸入/輸出關(guān)系)移位到較高的輸出電壓，借此將穩(wěn)定點24、26移位到更接近取自圖2a的邊界線29。一方面存取晶體管104、106的電導(dǎo)性與另一方面反相器100、102的驅(qū)動強度之比的增加越大，穩(wěn)定點的移位越大。如果由于反相器100、102之間的不對稱而導(dǎo)致邊界線29太接近圖2a的原始穩(wěn)定點24、26之一，圖2b的穩(wěn)定點甚至會移位跨越邊界線29。結(jié)果，一旦關(guān)閉存取晶體管104、106時，存儲單元10將不返回到其原始狀態(tài)。這能通過讀取存儲單元10作為狀態(tài)改變檢測到。
圖3a示出帶有在VDD＝1伏的電源電壓上操作的相等反相器100、102的存儲單元10的這一效應(yīng)的模擬。該圖示出作為時間的函數(shù)的反相器100、102之一的輸出電壓。在第一時間點30之前，未存取該單元而輸出電壓是在對應(yīng)于存儲在存儲單元10中的數(shù)據(jù)的初始值上。在第一時間點與第二時間點32之間，在兩條位線12a、b上作用電壓VDD而使存取晶體管104、106導(dǎo)電。示出了若干曲線，展示不同字線電壓的輸出電壓1V、1.5V、1.75V與2V?？煽闯鲈谧饔迷黾拥淖志€電壓的時段中反相器100、102的輸出電壓上升。第二時間點32之后，使存取晶體管104、106不導(dǎo)電。結(jié)果是如果字線電壓并不太高，輸出電壓返回到其原始值。
圖3b示出反相器100、102中帶有下拉晶體管(未示出)的存儲單元10的輸出電壓，晶體管分別具有寬度0.6微米與0.7微米?？煽闯觯绻饔昧顺浞指叩淖志€電壓，輸出電壓并不返回到其原始值，揭露反相器100、102的不等性并從而揭露對噪聲容限的問題。因此在這一情況中用高于1伏低于2伏的字線電壓可檢測出不等性問題。這一測試期間字線的精確的最小與最大要求值取決于存儲單元10的設(shè)計、存儲單元10中使用的部件(晶體管與/或電阻器等)的參數(shù)及電源電壓。對于較高的電源電壓，需要作用較高的字線電壓來檢錯。因此最好在最低的可操作電源電壓上執(zhí)行測試。從而，圖1中所示的按照本發(fā)明的電路具有正常操作模式與測試模式。
圖4示出測試模式中采取的步驟。在第一步驟41中，首先將邏輯1或0正常地寫入該存儲單元。在第二步驟42中，讀/寫電路將基本上相等的位線電壓作用在位線12a、b上同時存取晶體管104、106是導(dǎo)電的(在傳統(tǒng)SRAM中兩條位線12a、b都在讀寫電路18中通過相等的負載(未示出)連接在正電源Vdd上，這些負載提供基本上相等的位線電壓的作用)。也是在第二步驟42中，行解碼器16將來自高壓源19的電壓作用在字線14上。這一電壓高于正常操作模式中作用在字線上的電壓。在第二步驟的末尾，將字線電壓降低到正常值。此后，在第三步驟43中，正常地讀出存儲單元10的內(nèi)容，以便檢測該存儲單元10是否反轉(zhuǎn)。
為了檢測兩個方向上的噪聲容限問題，在第一步驟41中將邏輯1寫入存儲單元10之后以及在第一步驟41中將邏輯0寫入后都執(zhí)行這一過程。當存儲單元10是存儲單元矩陣的一部分時，為該矩陣的接連的行重復(fù)這些步驟，各行是連接在不同字線上的。如果愿意，可通過同時將提高中的字線電壓作用在若干字線上，或通過同時將較低的電源電壓作用在若干或所有存儲單元上來加速測試。如果它們具有不足的噪聲容限，這將強制若干或所有行中的單元反轉(zhuǎn)。同時提高若干字線的字線電壓需要能同時激活若干字線的行解碼器電路16。然而，這可能在測試模式之外沒有任何用處，因此可能希望一次一字線地作用高電壓。降低存儲單元的電源電壓更容易實現(xiàn)。升高字線電壓之后可在任何時間上執(zhí)行反轉(zhuǎn)單元的檢測，例如在升高任何其它行的字線電壓之前，或者在升高了所有行的字線電壓之后。通過一次讀出一列(位線12a、b的對)并將結(jié)果與原始寫入該存儲單元中的值進行比較來執(zhí)行反轉(zhuǎn)單元檢測，但最好同時讀取及比較所有位線的值以加速測試。例如當讀/寫電路18具有所有位線12a、b的并行輸出時這是可能的。
這一測試可在用于控制步驟執(zhí)行的集成電路中的控制電路17的控制下，或者在外部測試器的控制下(在這一情況中可省略測試控制電路)作為筑入式自檢的一部分執(zhí)行。類似地，高壓源19可以是集成電路中的升壓電路或簡單地用于作用高壓的連接片，該連接片在正常使用期間連接在VDD上。
應(yīng)指出在存儲單元10的矩陣中這一測試無需附加電路。因此，本發(fā)明有可能測試噪聲容限，這是認為在正常存儲器矩陣(沒有增加存儲器的基板面積作為代價)中難于測試的。
權(quán)利要求
1.一種測試包含靜態(tài)存儲單元的集成電路的方法，該集成電路包括一對位線與一條字線，該靜態(tài)存儲單元包含一對反相器與一對存取晶體管，各反相器具有耦合在另一反相器的輸出上的輸入，各位線通過存取晶體管中各自的一個的主電流溝道耦合在反相器中各自的一個的輸出上，各存取晶體管具有耦合在字線上的控制電極，該集成電路可在正常模式與測試模式中操作，本方法包括測試模式中的下述步驟將基本上相等的電壓施加在位線上同時將控制電壓施加在字線上并將使存取晶體管的電導(dǎo)性與反相器的驅(qū)動強度之比高于正常模式中存取期間的電源電壓作用在靜態(tài)存儲單元上；讀取該存儲單元；當由于施加步驟導(dǎo)致單元的狀態(tài)反轉(zhuǎn)時檢測到錯誤。
2.按照權(quán)利要求1的方法，施加步驟包括將控制電壓施加在字線上使得存取晶體管的電導(dǎo)性高于在正常模式中的存取期間。
3.按照權(quán)利要求1的方法，包括分別將第一與第二互相相反的邏輯值寫入存儲單元之后，第一與第二次執(zhí)行所述步驟。
4.一種可在正常模式與測試模式中操作的集成電路，該集成電路包括一對位線與一條字線，一靜態(tài)存儲單元，該靜態(tài)存儲單元包含一對反相器與一對存取晶體管，各反相器具有耦合在另一反相器的輸出上的輸入，各位線通過存取晶體管中各自的一個的主電流溝道耦合在反相器中各自的一個輸出上，各存取晶體管具有耦合在字線上的控制電極，耦合在字線上用于在測試模式中將電壓施加在字線上的高壓源，該電壓使存取晶體管比在正常模式中存取期間更導(dǎo)電。
5.按照權(quán)利要求4的集成電路，包括耦合在存儲單元上并可在正常模式之間切換的測試控制電路，該測試控制電路配置成用于在測試模式期間控制所述電壓的施加，在作用電壓的同時將基本上相等的電壓在位線上，隨后檢測在施加所述電壓期間存儲單元的狀態(tài)是否已反轉(zhuǎn)。
6.按照權(quán)利要求3的集成電路，將測試控制電路配置成分別將第一與第二互相相反的邏輯值寫入該存儲單元之后，第一與第二次施加所述電壓及檢測所述反轉(zhuǎn)。
7.一種可在正常模式與測試模式中操作的集成電路，包括一對位線及一條字線，靜態(tài)存儲單元，該靜態(tài)存儲單元包含一對反相器及一對存取晶體管，各反相器具有耦合在另一反相器的輸出上的輸入，各位線通過存取晶體管中各自的一個的主電流溝道耦合在反相器中各自的一個的輸出上，各存取晶體管具有耦合在字線上的控制電極，將靜態(tài)存儲單元的電源輸入耦合在字線上供在測試模式中將電源電壓作用在存儲單元上的低壓源，該電壓使反相器的驅(qū)動強度小于在正常模式中的存取期間。
8.按照權(quán)利要求7的集成電路，包括耦合在存儲單元上并可在正常模式之間切換的測試控制電路，該測試控制電路配置成用于在測試模式期間控制所述電壓的施加，在施加電壓的同時將基本上相等的電壓施加在位線上，隨后檢測該存儲單元的狀態(tài)是否已在所述電壓的作用期間反轉(zhuǎn)。
9.按照權(quán)利要求7的集成電路，該測試控制電路配置成在分別將第一與第二互相相反的邏輯值寫入存儲單元之后，第一與第二次作用所述電壓及檢測所述反轉(zhuǎn)。
全文摘要
一種集成電路包含帶有一對交叉耦合的反相器(100、102)的靜態(tài)存儲單元(10)。反相器的輸出通過存取晶體管(104、106)的主電流溝道耦合在位線(12a、12b)上。該集成電路在正常與測試模式中操作。在測試模式中使存取晶體管的電導(dǎo)性與存儲單元的驅(qū)動強度之比相對較高,同時將基本上相等的電壓作用在位線上(例如通過在字線上作用一電壓使存取晶體管比在正常模式中存取期間更導(dǎo)電)。當這導(dǎo)致該單元反轉(zhuǎn)時便檢測到錯誤。
文檔編號G01R31/28GK1386283SQ01801941
公開日2002年12月18日 申請日期2001年4月19日 優(yōu)先權(quán)日2000年5月9日
發(fā)明者R·H·W·薩特斯 申請人:皇家菲利浦電子有限公司