專利名稱：等離子體化學(xué)氣相沉積設(shè)備及用它制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種用以制造半導(dǎo)體器件之方法；且更具體而言，關(guān)于一種用以在等離子體化學(xué)氣相沉積方法中使用的設(shè)備與一種用以通過使用此種設(shè)備制造半導(dǎo)體器件之方法。
背景技術(shù)：
在高度集成的半導(dǎo)體器件中，由于最小線寬已被減小，精細圖案間之間隔距離已被迅速縮減。因此，填充在這些精細圖案間所形成之間隙且其后平面化該間隙填充的精細圖案是高度必需的。而且，此平坦化之后的制程需要在低溫下被執(zhí)行以得到形成于基板上之精細金屬氧化半導(dǎo)體場效應(yīng)晶體管(MOSFET)之所需功能且避免MOSFET之降級(degradation)。
被用于填充精細圖案間之間隙的絕緣層是基于諸如硼磷硅酸鹽玻璃(BPSG)、O3-原硅酸四乙酯未摻雜硅酸鹽玻璃(O3-tetraethylorthosilicateundoped silicate glass，TEOS USG)等的材料。然而，BPSG需要在超過800℃的高溫執(zhí)行的回流(reflow)制程且不適于填充小間隙，這是由于在濕蝕刻制程中對BPSG之高蝕刻量而造成的。而且，盡管有低的熱預(yù)算，因為O3-TEOS USG具有不佳的間隙填充特性，O3-TEOS USG不能被應(yīng)用于制造高度縮小之半導(dǎo)體器件。
為解決此問題，伴隨著高密度等離子體化學(xué)氣相沉積(HDP CVD)方法的使用，二氧化硅(SiO2)層目前被用作為間隙填充絕緣層。這種二氧化硅層可在范圍從500℃至近似700℃的低溫被沉積且具有良好的間隙填充與材料特性?；谶@些原因，經(jīng)由HDP CVD方法所得到之二氧化硅層被廣泛地使用為高度縮小之半導(dǎo)體器件的間隙填充絕緣層。
第1圖為配置圖，示出一種用于HDP CVD方法之常規(guī)設(shè)備。
如圖示，HDP CVD設(shè)備包含室100；晶片101，二氧化硅層150經(jīng)由HDP CVD方法形成在其上；靜電卡盤102，其設(shè)置于晶片101之下，用以固定(anchor)晶片；一對源氣體入口103，其設(shè)置于室100之底側(cè)；第一射頻(RF)功率供應(yīng)器104，用以供應(yīng)RF功率以在室100內(nèi)產(chǎn)生高密度等離子體；感應(yīng)線圈105，其設(shè)置于室100之外；真空泵106，其設(shè)置于室100之底側(cè)，用以將副產(chǎn)物泵出；第二RF功率供應(yīng)器107，用以供應(yīng)RF功率至靜電卡盤102以將高密度等離子體之離子與基團(radical)吸引向晶片101；以及振蕩天線108，用以激發(fā)(ignite)通過室100之中心的高密度等離子體。
然而，包含在用以沉積二氧化硅層150的HDP CVD方法中產(chǎn)生且入射于晶片101的帶電粒子如離子或電子的高密度等離子體可經(jīng)由連接至基板或器件之傳導(dǎo)線透入硅基板或形成于該硅基板上的器件，如柵絕緣層和MOSFET。帶電粒子之透入造成該器件之驅(qū)動功率與可靠性被降級且導(dǎo)致由于錯誤操作造成之缺陷。這些不利效應(yīng)被稱為由HDP CVD方法所造成之等離子體引入損壞(plasma induced damage，PID)之現(xiàn)象。
具體而言，PID現(xiàn)象引發(fā)其它問題，如MOSFET中柵氧化物層泄漏電流的增加、疲勞、結(jié)二極管之泄漏電流的增加、熱載流子損壞的放大、短溝道效應(yīng)等。
而且，由于以下原因，PID現(xiàn)象在最小線寬低于100nm的高度集成半導(dǎo)體器件中變得更嚴重。
首先，由于半導(dǎo)體器件已被高度集成，MOSFET之溝道長度變短，且因此，施加至該溝道之電場被增加。此增加的電場造成溝道電流以較大的程度被泄漏。第二，因為柵氧化物層變得較薄，柵氧化物層之擊穿電壓由于泄漏電流增加而降低。第三，結(jié)二極管之電場因為硅基板中的井的摻雜濃度增加而變得較強。作為此較強電場的結(jié)果，由于當(dāng)電子由熱性加熱與高電場被放電時產(chǎn)生熱場發(fā)射(TFE)現(xiàn)象，結(jié)泄漏電流之增加較有可能發(fā)生。而且，熱電子數(shù)目增加，從而導(dǎo)致當(dāng)被使用延長的時間時MOSFET之驅(qū)動功率降低。
參考附圖，這些提及之問題將說明如下。
第2圖為一曲線圖，示出當(dāng)常規(guī)HDP CVD方法被用于傳導(dǎo)線間之間隙填充時，晶片內(nèi)的N-型MOS電容器之電介質(zhì)擊穿電場(EBD)分布。特別地，第2圖所示之電介質(zhì)擊穿電場(EBD)分布由從形成于硅基板上的N-型MOS電容器中之柵絕緣層所產(chǎn)生的泄漏電流來確定。
在通過互連(interconnection)方法與常規(guī)HDP CVD制程所制造之N-型MOS電容器中，電介質(zhì)擊穿電場在晶片之局部部分變低，且此降低的電介質(zhì)擊穿電場表明N-型MOS電容器之不需要的泄漏電流增加。
第3圖為一曲線圖，示出當(dāng)常規(guī)HDP CVD方法被用于傳導(dǎo)線間之間隙填充時，晶片內(nèi)P-型MOS電容器之電介質(zhì)擊穿電場(EBD)分布。如第2圖所示之N-型MOS電容器，經(jīng)由常規(guī)HDP CVD方法制造之P-型MOS電容器具有在晶片之局部部分被降低的電介質(zhì)擊穿電場。此降低的電介質(zhì)擊穿電場亦表明P-型MOS電容器之不需要的泄漏電流增加。
第4圖為一曲線圖，示出通過互連方法與常規(guī)HDP CVD制程形成于硅基板上的各種MOS電容器之一中之柵絕緣層電介質(zhì)擊穿電場之通過率(pass-rate)。如圖示，電介質(zhì)擊穿電場之通過率在一些類型的MOS電容器測試圖案(pattern)中被降低。
第5圖為一曲線圖，示出當(dāng)一預(yù)定電壓被施加至P-型MOSFET之柵電極時，柵絕緣層之泄漏電流分布。于此，P-型MOSFET，包括柵絕緣層，是通過互連方法連同施加常規(guī)HDP CVD方法而形成于硅基板上的。特別地，所示之泄漏電流分布基于天線比率(antenna ratio)，其被定義為柵電極和與柵電極連接之傳導(dǎo)互連線之總面積對柵絕緣層，更具體而言，對柵氧化物層面積之比率。較高之天線比率意味著在HDP CVD方法應(yīng)用期間較大量等離子體向著柵氧化物層的集合。
第6圖為一曲線圖，示出當(dāng)某個水平的電荷被施加至通過互連方法與常規(guī)HDP CVD制程形成于硅基板上之N-型MOS電容器中的柵絕緣層時，晶片內(nèi)電介質(zhì)擊穿電荷量(QBD)之分布。特別地，電介質(zhì)擊穿電荷量經(jīng)由恒定電流應(yīng)力測試(CCST)來測量。
第7圖為一曲線圖，示出單元區(qū)域(cell region)中由注入到常規(guī)制造之MOSFET中之熱電子所造成之飽和閾電壓偏移(shift)(ΔVtsat)之分布。特別地，所示之飽和閾電壓偏移分布示出由熱電子注入所造成之MOSFET之降級程度。
假如半導(dǎo)體器件由上述之PID現(xiàn)象而降級，則半導(dǎo)體器件之產(chǎn)出可被減低。而且，可能難以實現(xiàn)更加超精細之半導(dǎo)體器件，且可能有半導(dǎo)體器件之可靠性的降低以及由誤操作所造成之缺陷的增加。
同時，當(dāng)通過覆蓋傳導(dǎo)線圖案之絕緣層或于HDP CVD制程中被形成之二氧化硅膜時，高密度等離子體亦可透入傳導(dǎo)線圖案。
因此，為實現(xiàn)高度集成半導(dǎo)體器件之高驅(qū)動功率和良好可靠性之目的，在HDP CVD制程中需要在提供間隙填充特性的同時時避免PID現(xiàn)象。

發(fā)明內(nèi)容
因此，本發(fā)明之目的為提供一種使用于等離子體化學(xué)氣相沉積(CVD)方法之設(shè)備，其能夠在等離子體CVD方法應(yīng)用中防止等離子體引入損壞的發(fā)生，同時維持間隙填充特性。
本發(fā)明之另一目的為提供一種使用在等離子體CVD方法中使用的設(shè)備的等離子體CVD方法。
依據(jù)本發(fā)明之一方面，提供一種等離子體化學(xué)氣相沉積(CVD)設(shè)備，包含室；晶片，其底表面通過室內(nèi)之靜電卡盤而固定且絕緣層通過等離子體CVD制程而沉積在其上；冷卻氣體入口，其通過靜電卡盤，用以當(dāng)?shù)入x子體CVD制程被實施時，供應(yīng)冷卻氣體至晶片底表面；以及夾持(clamping)裝置，用以當(dāng)冷卻氣體被供應(yīng)時，將晶片夾持至靜電卡盤。
依據(jù)本發(fā)明之另一方面，提供一種制造半導(dǎo)體器件的方法，包含步驟形成多個傳導(dǎo)線于被提供有包括晶體管的各種器件之晶片上；固定該晶片至用于在等離子體化學(xué)氣相沉積(CVD)方法中使用的設(shè)備之靜電卡盤；以及在通過將冷卻氣體噴在晶片底表面之上而冷卻該晶片時沉積絕緣層，其填充每個都產(chǎn)生于傳導(dǎo)線之間的間隙。


參考結(jié)合附圖給出的以下優(yōu)選實施例描述，本發(fā)明之以上與其它目的與特征將變得容易了解，其中第1圖為一配置圖，示出用于在高密度等離子體化學(xué)氣相沉積(HDPCVD)方法中使用之常規(guī)設(shè)備。；第2圖為一曲線圖，示出晶片內(nèi)之N-型金屬氧化半導(dǎo)體(MOS)電容器之電介質(zhì)擊穿電場分布，其中所述N-型MOS電容器通過互連方法與常規(guī)HDP CVD制程來制造；第3圖為一曲線圖，示出晶片內(nèi)之P-型金屬氧化半導(dǎo)體(MOS)電容器之電介質(zhì)擊穿電場分布，其中所述P-型MOS電容器通過互連方法與常規(guī)HDP CVD制程來制造；第4圖為一曲線圖，示出通過互連方法與常規(guī)HDP CVD制程來制造之MOS電容器中的柵絕緣層的電介質(zhì)擊穿電場通過率；第5圖為一曲線圖，示出當(dāng)預(yù)定電壓被施加至通過互連方法與常規(guī)HDP CVD制程來制造之P-型金屬氧化半導(dǎo)體場效應(yīng)晶體管(MOSFET)之柵電極時，柵絕緣層之泄漏電流分布；第6圖為一曲線圖，示出當(dāng)某個水平的電荷被施加至通過互連方法與常規(guī)HDP CVD制程來制造之N-型MOS電容器之柵絕緣層時，晶片內(nèi)的電介質(zhì)擊穿電荷量分布。；第7圖為一曲線圖，示出單元區(qū)域中由注入到MOSFET中之熱電子所造成之飽和閾電壓偏移之分布，其中MOSFET通過互連方法與常規(guī)HDP CVD制程來制造；
第8A與8B圖為例示依據(jù)本發(fā)明優(yōu)選實施例的用于制造半導(dǎo)體器件之方法的剖面圖；第9圖為示出依據(jù)本發(fā)明優(yōu)選實施例的用于在等離子體CVD方法中使用之設(shè)備的配置圖；第10圖為依據(jù)本發(fā)明優(yōu)選實施例之曲線圖，示出晶片內(nèi)N-型MOS電容器之電介質(zhì)擊穿電場分布；第11圖為依據(jù)本發(fā)明優(yōu)選實施例之曲線圖，示出晶片內(nèi)P-型MOS電容器之電介質(zhì)擊穿電場分布；第12圖為一曲線圖，示出依據(jù)本發(fā)明優(yōu)選實施例所制造之MOS電容器之柵絕緣層的電介質(zhì)擊穿電場之通過率；第13圖為一曲線圖，示出依據(jù)本發(fā)明優(yōu)選實施例所制造之P-型MOSFET之柵絕緣層之泄漏電流分布；第14圖為一曲線圖，示出當(dāng)某個水平的電荷被施加至依據(jù)本發(fā)明優(yōu)選實施例所制造之N-型MOS電容器之柵絕緣層時，晶片內(nèi)的電介質(zhì)擊穿電荷量分布；并且第15圖為依據(jù)本發(fā)明優(yōu)選實施例之曲線圖，示出單元區(qū)域中由注入到MOSFET中之熱電子所造成之飽和閾電壓偏移之分布。
具體實施例方式
依據(jù)本發(fā)明之優(yōu)選實施例，一種用于高密度等離子體化學(xué)氣相沉積之設(shè)備與一種用以通過使用該設(shè)備制造半導(dǎo)體器件之方法將參考附圖被詳細描述。
第8A與8B圖為依據(jù)本發(fā)明優(yōu)選實施例之剖面圖，例示一種制造半導(dǎo)體器件的方法。
參考第8A圖，器件隔離區(qū)域22經(jīng)由淺溝隔離(STI)制程形成于基板21中，且柵絕緣層23接著被形成于基板21上。在此，基板21是基于硅的。每個都包含柵電極24且硬掩模25的多個柵結(jié)構(gòu)被形成于柵絕緣層23上。此時，柵電極24基于多晶硅之單層或多晶硅與鎢之堆疊層。亦有可能使用鎢硅化物(tungsten silicide)而不是鎢。硬掩模25通過使用硅氮化物而形成。
接下來，氧化物層26與氮化物層27被依次形成于柵結(jié)構(gòu)上以形成間隔物S。接著，通過使用間隔物S與柵結(jié)構(gòu)，離子植入制程被實施以在設(shè)置于柵結(jié)構(gòu)之間之基板21之表面下形成多個源/漏結(jié)28。
之后，層間絕緣層29被形成于以上所得到之基板結(jié)構(gòu)之上，且接著，雖然未例示，層間絕緣層29被蝕刻以形成多個接觸孔，其曝露設(shè)置于柵結(jié)構(gòu)之間的對應(yīng)源/漏結(jié)28。當(dāng)被填入接觸孔時，多個第一傳導(dǎo)線30被形成。
從上述依次制程所得到之晶片被夾持且安放在用于在等離子體化學(xué)氣相沉積(CVD)方法中使用的設(shè)備之靜電卡盤上。參考第9圖，等離子體CVD設(shè)備之特定配置將在先前說明中被提供。而且，應(yīng)指出雖然等離子體之各種可能類型可被用于等離子體CVD設(shè)備與方法，高密度等離子體(HDP)之使用于先前說明中被作為例子。
參考第8B圖，當(dāng)諸如惰性氣體的冷卻氣體被噴在基板21之底表面之上時，二氧化硅(SiO2)層31經(jīng)由執(zhí)行HDP CVD方法而形成于以上所得到之基板結(jié)構(gòu)的整個表面之上，由此填充產(chǎn)生于第一傳導(dǎo)線30之間之間隙。接著，二氧化硅層31經(jīng)由化學(xué)氣相拋光(CMP)制程，通過拋光二氧化硅層31的一部分而平面化。在平面化制程之后，用以在平面化二氧化硅層31上形成多個第二傳導(dǎo)線32的制程被執(zhí)行。
如上所述，在經(jīng)由HDP CVD方法形成二氧化硅層31期間，冷卻氣體被噴在基板結(jié)構(gòu)，即晶片之底表面之上以用于冷卻該晶片之目的。因此，有可能避免高密度等離子體之帶電粒子透入上述器件。當(dāng)帶電粒子之透入被阻擋時，進一步有可能避免等離子體引入損壞(PID)之發(fā)生。
第9圖為依據(jù)本發(fā)明優(yōu)選實施例之配置圖，示出一種用于在等離子體CVD方法中使用之設(shè)備。
如圖示，HDP CVD設(shè)備包含室200；晶片201，二氧化硅層31經(jīng)由HDP CVD方法而沉積在其上；靜電卡盤202，其設(shè)置于晶片201之下，用以固定晶片201；冷卻氣體入口203，用以在應(yīng)用HDP CVD方法期間經(jīng)由靜電卡盤202來供應(yīng)冷卻氣體至整個晶片201；靜電發(fā)生器204，其與靜電卡盤202外部地連接，用以當(dāng)冷卻氣體被供應(yīng)時，產(chǎn)生靜電性以夾持晶片201；一對源氣體入口205，其設(shè)置于室200之底側(cè)；第一射頻(RF)功率供應(yīng)器206，用以供應(yīng)RF功率以在室200內(nèi)產(chǎn)生高密度等離子體(HDP)；感應(yīng)線圈207，其設(shè)置于室200外；真空泵208，其設(shè)置于室200之底側(cè)，用以抽出副產(chǎn)物；第二RF功率供應(yīng)器209，用以供應(yīng)RF功率至靜電卡盤202以將高密度等離子體之離子與基團吸引向晶片201；以及振蕩天線210，用以激發(fā)通過室200中心的高密度等離子體。
具體而言，冷卻氣體入口203具有許多管以均勻供應(yīng)冷卻氣體至晶片201底側(cè)，且這些管穿過靜電卡盤202，達到晶片201底側(cè)。而且，雖然靜電發(fā)生器204被用作用以夾持晶片201之裝置，仍有可能使用另一種夾持裝置，如施壓器，其在機械上壓住晶片201之兩端，或者是泵，其通過施加真空抽運至晶片201的后表面，使晶片201之后表面被附著至靜電卡盤202上。當(dāng)冷卻氣體被噴在晶片201之底表面之上時，這些夾持裝置可防止晶片201被搖動，且亦避免噴在晶片201之底表面之上的冷卻氣體漏出至整個晶片201與室200內(nèi)。
以下，一種用以通過采用HDP CVD方法連同使用HDP CVD設(shè)備來沉積二氧化硅層31之方法將被詳細描述。
首先，通過使用靜電性將晶片201固定于靜電卡盤202。接著，源氣體經(jīng)由源氣體入口205被供入室200中，且RF功率被供應(yīng)至感應(yīng)線圈207以在室200內(nèi)產(chǎn)生高密度等離子體。
接下來，靜電卡盤202經(jīng)由第二RF功率供應(yīng)器209被供以通常稱為偏置功率的RF功率，使得高密度等離子體被吸引向晶片201。結(jié)果，二氧化硅層31被沉積。
在二氧化硅層31沉積期間，用作冷卻氣體之惰性氣體經(jīng)由冷卻氣體入口203被噴在晶片201之底表面之上。此時，惰性氣體從由氦(He)、氫(H2)、氮(N2)、氬(Ar)與氖(Ne)所組成之組中被選擇且以近似10sccm至近似200sccm的量流動。而且，在晶片201之底表面的壓力被設(shè)置成處于從近似0.1托至近似50托的范圍。在此特定條件下，晶片201之溫度被設(shè)置為從近似100℃至近似450℃的范圍。
當(dāng)噴在晶片201之底表面之惰性氣體量增加時，在晶片201之底表面之壓力增加且晶片201之溫度減低，由此改善冷卻效率。然而，假如惰性氣體量太高，將難以夾持晶片201且惰性氣體泄漏在室200內(nèi)，從而影響施加于整個晶片201之HDP CVD制程。而且，在沉積二氧化硅層31之整個或部分時段之前或在硅層31被沉積之后，惰性氣體可被供應(yīng)一預(yù)定時段。
第10圖為依據(jù)本發(fā)明優(yōu)選實施例之曲線圖，示出晶片內(nèi)N-型金屬氧化半導(dǎo)體(MOS)電容器之電介質(zhì)擊穿電場分布。特別地，電介質(zhì)擊穿電場(EBD)依賴于從形成于硅基板上之N-型MOS電容器之柵絕緣層所產(chǎn)生之泄漏電流。
在第2圖所示之常規(guī)N-型MOS電容器中，電介質(zhì)擊穿電場在晶片之局部部分變低，表明不需要的N-型MOS電容器泄漏電流增加。相反，如第10圖所示，當(dāng)二氧化硅層經(jīng)由使用發(fā)明的HDP CVD方法被沉積時，電介質(zhì)擊穿電場較不頻繁地減小。就是說，電介質(zhì)擊穿電場在晶片內(nèi)均勻分布，從而維持高值。
第11圖為依據(jù)本發(fā)明優(yōu)選實施例之曲線圖，示出晶片內(nèi)P-型MOS電容器之電介質(zhì)擊穿電場分布。特別地，電介質(zhì)擊穿電場(EBD)由從形成于硅基板上之P-型MOS電容器之柵絕緣層所產(chǎn)生之泄漏電流而導(dǎo)致。
與第3圖所示之常規(guī)P-型MOS電容器相比，當(dāng)經(jīng)由使用發(fā)明的HDPCVD方法來沉積二氧化硅層時，在第11圖中電介質(zhì)擊穿電場較不頻繁地減小。
第12圖為一曲線圖，示出依據(jù)本發(fā)明優(yōu)選實施例所制造之各種MOS電容器之一的柵絕緣層的電介質(zhì)擊穿電場通過率。
與第4圖相比，經(jīng)由發(fā)明的HDP CVD方法，二氧化硅層之沉積導(dǎo)致MOS電容器之平均通過率的增加。
第13圖為一曲線圖，示出依據(jù)本發(fā)明優(yōu)選實施例所制造之P-型金屬氧化半導(dǎo)體場效應(yīng)晶體管(MOSFET)之柵絕緣層之泄漏電流分布。特別地，所示的柵絕緣層之泄漏電流分布是基于天線比率，且當(dāng)一預(yù)定電壓被施加至形成于硅基板上之P-型MOSFET之柵電極時測量泄漏電流。與第5圖相比，P-型MOSFET之泄漏電流不與第3圖中所示增加得一樣多且與天線比率無關(guān)。
第14圖為一曲線圖，示出當(dāng)某個水平的電荷被施加至依據(jù)本發(fā)明優(yōu)選實施例所制造之N-型MOS電容器之柵絕緣層時，晶片內(nèi)電介質(zhì)擊穿電荷量(QBD)之分布。特別地，電介質(zhì)擊穿電荷量經(jīng)由恒定電流應(yīng)力測試(CCST)來測量。
與第6圖所示之常規(guī)N-型MOS電容器之電介質(zhì)擊穿電荷量分布相比，N-型MOS電容器之可靠性被改善，表明使用絕緣層之MOS電容器或MOSFET之壽命可被增加。
第15圖為依據(jù)本發(fā)明優(yōu)選實施例之曲線圖，示出單元區(qū)域中由注入到MOSFET中之熱電子所造成之飽和閾電壓偏移(ΔVtsat)之分布。
如圖示，與第7圖所示的常規(guī)MOSFET之飽和閾電壓偏移分布相比，驗證了飽和閾電壓偏移被減低。此減低表明MOSFET更耐由熱電子所造成之MOSFET之驅(qū)動功率的降級。對熱電子之免疫性的這種增加水平進一步表明MOSFET之可靠性與壽命可被改善，即使當(dāng)MOSFET被使用一延長的時間時。
依據(jù)本發(fā)明之優(yōu)選實施例，通過防止柵絕緣層之泄漏電流增加而提供了有關(guān)改善電介質(zhì)擊穿電場的效果。而且，柵絕緣層對電荷應(yīng)力具有改善的抵抗特性。此改善的抵抗導(dǎo)致電介質(zhì)擊穿電荷量之增加，這提供了有關(guān)MOS器件之延長壽命與改善可靠性的進一步效果。此外，有可能防止由熱電子所造成之短溝道N-型MOSFET之降級與疲勞之發(fā)生。因此，晶體管工作中之缺陷被減少，導(dǎo)致改善半導(dǎo)體器件之壽命與可靠性。
因此，基于上述效果，有可能改進形成于基板上之器件的驅(qū)動功率且增加半導(dǎo)體器件之產(chǎn)出與壽命，這是因為通過防止泄漏電流增加，器件可靠性被改善。而且，因為縮小化之器件可容易形成于基板上，有可能制造高度集成之半導(dǎo)體器件。
本發(fā)明包含關(guān)于在2004年10月28日申請于韓國專利局的韓國專利申請?zhí)朘R 2004-0086878，，其全部內(nèi)容在此引入作為參考。
盡管已參照某些優(yōu)選實施例描述了本發(fā)明，對本領(lǐng)域的技術(shù)人員將顯而易見的是，可在以下權(quán)利要求所限定之發(fā)明精神與范圍內(nèi)做出各種改變與修改。
主要符號說明21基板22器件隔離區(qū)域23柵絕緣層24柵電極25硬掩模26氧化物層27氮化物層28源/漏結(jié)29層間絕緣層30第一傳導(dǎo)線31二氧化硅層32第二傳導(dǎo)線100，200 室101，201 晶片102，202 靜電卡盤103，205 源氣體入口104，206 第一射頻功率供應(yīng)器105，207 感應(yīng)線圈106，208 真空泵107，209 第二RF功率供應(yīng)器108，210 振蕩天線150 二氧化硅層203 冷卻氣體入口204 靜電發(fā)生器。
權(quán)利要求
1.一種等離子體化學(xué)氣相沉積(CVD)設(shè)備，包括室；晶片，其底表面通過所述室內(nèi)之靜電卡盤而固定，且絕緣層通過等離子體CVD制程而沉積在其上；冷卻氣體入口，其通過靜電卡盤，用以當(dāng)?shù)入x子體CVD制程被實施時供應(yīng)冷卻氣體至晶片底表面；以及夾持裝置，用以當(dāng)冷卻氣體被供應(yīng)時，夾持晶片至靜電卡盤。
2.如權(quán)利要求第1項之等離子體CVD設(shè)備，進一步包含多個源氣體入口，其設(shè)置于所述室之底側(cè)；感應(yīng)線圈，其設(shè)置于所述室之外，用以在該室之內(nèi)產(chǎn)生高密度等離子體；第一射頻(RF)功率供應(yīng)器，用以供應(yīng)RF功率至感應(yīng)線圈；真空泵，其設(shè)置于所述室之底側(cè)，用以將副產(chǎn)物抽出；第二RF功率供應(yīng)器，用以供應(yīng)RF功率至靜電卡盤以將高密度等離子體之離子與基團吸引向晶片；以及振蕩天線，用以振蕩通過所述室之上中心部分之高密度等離子體。
3.如權(quán)利要求第1項之等離子體CVD設(shè)備，其中夾持裝置為選自于如下之一種在機械上壓住晶片之邊緣側(cè)的施壓器，通過使用靜電性將晶片附著至靜電卡盤上的靜電發(fā)生器，以及通過將真空抽運施加至晶片的后表面將晶片附著至該卡盤上的泵。
4.如權(quán)利要求第1項之等離子體CVD設(shè)備，其中冷卻氣體入口包括許多管以給予至晶片之底表面的冷卻氣體之均勻供應(yīng)。
5.如權(quán)利要求第4項之等離子體CVD設(shè)備，其中經(jīng)由冷卻氣體入口所供應(yīng)之冷卻氣體為惰性氣體。
6.如權(quán)利要求第5項之等離子體CVD設(shè)備，其中惰性氣體從由氦(He)、氫(H2)、氮(N2)、氬(Ar)與氖(Ne)所組成之一組中被選擇。
7.如權(quán)利要求第5項之等離子體CVD設(shè)備，其中惰性氣體以范圍從近似10sccm至近似200sccm的量被供應(yīng)，從而使在晶片底表面之壓力處于從近似0.1托至近似50托的范圍。
8.如權(quán)利要求第1項之等離子體CVD設(shè)備，其中在施加等離子體CVD制程之整個時段與施加等離子體CVD制程之部分時段之一前，冷卻氣體被供應(yīng)一預(yù)定時段。
9.如權(quán)利要求第1項之等離子體CVD設(shè)備，其中在等離子體CVD制程執(zhí)行后，冷卻氣體被供應(yīng)一預(yù)定時段。
10.一種用以制造半導(dǎo)體器件之方法，包括步驟形成多個傳導(dǎo)線于被提供有包括晶體管之各種器件的晶片上；固定該晶片至使用于等離子體化學(xué)氣相沉積(CVD)方法中的設(shè)備之靜電卡盤；以及在通過將冷卻氣體噴在晶片的底表面之上而冷卻該晶片時沉積絕緣層，其填充每個都產(chǎn)生于傳導(dǎo)線之間的間隙。
11.如權(quán)利要求第10項之方法，其中冷卻氣體使用惰性氣體。
12.如權(quán)利要求第11項之方法，其中惰性氣體從由氦(He)、氫(H2)、氮(N2)、氬(Ar)與氖(Ne)所組成之一組中被選擇。
13.如權(quán)利要求第11項之方法，其中惰性氣體以范圍從近似10sccm至近似200sccm的量被供應(yīng)，從而使在晶片底表面之壓力處于從近似0.1托至近似50托的范圍。
14.如權(quán)利要求第10項之方法，其中在施加等離子體CVD制程之整個時段與施加等離子體CVD制程之部分時段之一前，冷卻氣體被供應(yīng)一預(yù)定時段。
15.如權(quán)利要求第10項之方法，其中在等離子體CVD制程執(zhí)行后，冷卻氣體被供應(yīng)一預(yù)定時段。
16.如權(quán)利要求第10項之方法，其中晶片被夾持以防止在冷卻氣體供應(yīng)期間晶片被搖動。
17.如權(quán)利要求第16項之方法，其中晶片之夾持通過在機械上壓住該晶片的邊緣側(cè)來實施。
18.如權(quán)利要求第16項之方法，其中晶片之夾持通過使用使該晶片附著至靜電卡盤上的靜電性來實施。
19.如權(quán)利要求第16項之方法，其中晶片之夾持通過施加真空抽運至該晶片的后表面以使晶片附著至靜電卡盤上來實施。
全文摘要
一種用以在等離子體化學(xué)氣相沉積(CVD)方法中使用的設(shè)備與一種用以使用此種設(shè)備制造半導(dǎo)體器件之方法被揭露。等離子體CVD設(shè)備包含室；晶片，其底表面通過室內(nèi)之靜電卡盤而固定，且絕緣層通過等離子體CVD制程而沉積在其上；冷卻氣體入口，其通過靜電卡盤，用以當(dāng)?shù)入x子體CVD制程被實施時，供應(yīng)冷卻氣體至晶片底表面；以及夾持單元，用以當(dāng)冷卻氣體被供應(yīng)時，將晶片夾持至靜電卡盤。
文檔編號C23C16/44GK1769517SQ20051007671
公開日2006年5月10日 申請日期2005年6月10日 優(yōu)先權(quán)日2004年10月28日
發(fā)明者辛東善, 宋錫杓, 安尚太 申請人:海力士半導(dǎo)體有限公司