專(zhuān)利名稱(chēng)：陣列基板和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及顯示領(lǐng)域，尤其涉及一種陣列基板和設(shè)置有該陣列基板的顯示裝置。
背景技術(shù)：
在陣列基板的制作過(guò)程中，為提高成品率及降低損失，需要及時(shí)對(duì)產(chǎn)品進(jìn)行檢測(cè)，反饋并利用激光方法修復(fù)等。如圖1所示，針對(duì)可能存在的布線不良，形成柵線12時(shí)，會(huì)在陣列基板的邊緣一并形成一與柵線12相連的測(cè)試線11 ;形成數(shù)據(jù)線13時(shí)，也需要在邊緣形成與數(shù)據(jù)線13相連的測(cè)試線11 (測(cè)試線DO和測(cè)試線DE)，各測(cè)試線11在測(cè)試端口 14處利用接觸探針等與外部測(cè)試設(shè)備15相連，從而實(shí)現(xiàn)測(cè)試信號(hào)加載。具體地，在完成柵金屬層刻蝕，形成柵線12以及與柵線12相連的測(cè)試線11后，下一步一般米用等離子增強(qiáng)化學(xué)氣相沉積(Plasma EnhancedChemical Vapor Deposition,PECVD)方法形成柵絕緣層，發(fā)明人發(fā)現(xiàn):在形成柵絕緣層的工藝過(guò)程中，柵線12與測(cè)試線11相連區(qū)域(稱(chēng)為:柵線連接區(qū)，Gate pad bar),尤其是柵線12與測(cè)試線11的連接處,容易發(fā)生電弧放電現(xiàn)象，導(dǎo)致該位置的測(cè)試電路被燒毀，從而出現(xiàn)在陣列基板完成后無(wú)法利用陣列測(cè)試(Array Tester)設(shè)備測(cè)試或測(cè)試異常的情況，最終會(huì)影響產(chǎn)品的良品率。

實(shí)用新型內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題在于提供一種陣列基板和設(shè)置有該陣列基板的顯示裝置，可減少信號(hào)線與測(cè)試線連接區(qū)域在后繼生產(chǎn)流程中發(fā)生電弧放電的機(jī)率，確保測(cè)試線的正常形成，以及測(cè)試的正常進(jìn)行，從而提高良品率。為達(dá)到上述目的，本實(shí)用新型的實(shí)施例采用如下技術(shù)方案:一種陣列基板，包括:用于提供顯示信號(hào)或控制信號(hào)的信號(hào)線；以及與所述信號(hào)線相連，用于測(cè)試所述信號(hào)線是否布線不良的測(cè)試線；還包括:設(shè)置在所述信號(hào)線上方的絕緣層，所述測(cè)試線設(shè)置在所述絕緣層上；位于所述測(cè)試線與所述信號(hào)線之間的各層上設(shè)置有過(guò)孔，所述測(cè)試線通過(guò)該過(guò)孔與所述信號(hào)線相連?？蛇x地，所述信號(hào)線為柵線或者數(shù)據(jù)線。可選地，所述測(cè)試線的材質(zhì)為透明導(dǎo)電材料?？蛇x地，所述測(cè)試線與透明電極位于同一層，所述透明電極為像素電極或者公共電極。進(jìn)一步，可選地，所述陣列基板還包括:冗余測(cè)試線，與所述信號(hào)線位于同一層，所述冗余測(cè)試線的線寬比所述信號(hào)線的線寬小。可選地，所述冗余測(cè)試線的線寬小于等于3微米。[0017]可選地，所述冗余測(cè)試線的材質(zhì)為金屬。進(jìn)一步地，所述陣列基板還包括:測(cè)試端口，與所述信號(hào)線位于同一層。本實(shí)用新型還提供一種顯示裝置，包括:所述的任一陣列基板。本實(shí)用新型提供了一種陣列基板和設(shè)置有該陣列基板的顯示裝置，將測(cè)試線設(shè)置在絕緣層上，并通過(guò)過(guò)孔將信號(hào)線與測(cè)試線相連。以柵線信號(hào)線為例，具體地:修改掩膜板結(jié)構(gòu)，在柵金屬層刻蝕過(guò)程中不設(shè)置與柵線相連的測(cè)試線，這樣在PECVD方法沉積柵絕緣層過(guò)程中，因不存在測(cè)試線，原本在柵線與測(cè)試線相連區(qū)域發(fā)生的電弧放電現(xiàn)象也不會(huì)發(fā)生，而柵金屬層的電學(xué)測(cè)試采用的是Gate OS設(shè)備(Gate Open/ShortTester，斷/短路測(cè)試機(jī))，Gate OS設(shè)備為一種測(cè)試像素區(qū)信號(hào)線是否存在open (斷路)或者short (短路)設(shè)備，其測(cè)試范圍只限于像素區(qū)，采用的測(cè)試方法為OS設(shè)備，其測(cè)試原理為采用非接觸電容感應(yīng)方式在像素區(qū)信號(hào)線一端加載信號(hào)，在另一端檢測(cè)所接收信號(hào)有無(wú)異常變化來(lái)確認(rèn)像素區(qū)中信號(hào)線是否正常，故不需要外加的測(cè)試線也能正常測(cè)試；然后，繼續(xù)后繼流程，在沉積鈍化層后的刻蝕工藝中刻蝕出過(guò)孔，最后沉積透明導(dǎo)電膜并刻蝕形成測(cè)試線，最終通過(guò)過(guò)孔，實(shí)現(xiàn)柵線與測(cè)試線的連通，使整個(gè)陣列基板具備了陣列測(cè)試能力。因此，本實(shí)用新型中的陣列基板和顯示裝置，既能確保正常形成測(cè)試線以及正常進(jìn)行測(cè)試，提高良品率，又不影響陣列基板的整個(gè)工藝流程及現(xiàn)有的測(cè)試流程。

圖1為現(xiàn)有陣列基板的測(cè)試示意圖；圖2為本實(shí)用新型實(shí)施例一中陣列基板的剖面結(jié)構(gòu)示意圖一；圖3為本實(shí)用新型實(shí) 施例一中陣列基板的剖面結(jié)構(gòu)示意圖二 ；圖4為本實(shí)用新型實(shí)施例一中陣列基板的柵極金屬層刻蝕后的圖案示意圖；圖5為本實(shí)用新型實(shí)施例一中陣列基板的柵線及其測(cè)試線的連接示意圖；圖6為本實(shí)用新型實(shí)施例二中陣列基板的柵極金屬層刻蝕后的圖案示意圖；圖7為本實(shí)用新型實(shí)施例二中陣列基板的柵線及其測(cè)試線的連接示意圖。附圖標(biāo)記說(shuō)明10-信號(hào)線，11-測(cè)試線，12-柵線，13-數(shù)據(jù)線，14-測(cè)試端口，15-測(cè)試設(shè)備，16-過(guò)孔，17-絕緣層，18-位于測(cè)試線和信號(hào)線之間的各層，19-柵絕緣層，20-鈍化層，21-冗余測(cè)試線。
具體實(shí)施方式
本實(shí)用新型實(shí)施例提供一種陣列基板和顯示裝置，既能確保正常形成測(cè)試線以及正常進(jìn)行測(cè)試，提高良品率，又不影響陣列基板的整個(gè)工藝流程及現(xiàn)有的測(cè)試流程。
以下結(jié)合附圖對(duì)本實(shí)用新型實(shí)施例進(jìn)行詳細(xì)描述。此處所描述的具體實(shí)施方式
僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。實(shí)施例一如圖2所示，本實(shí)用新型實(shí)施例提供一種陣列基板，包括:[0039]用于提供顯示信號(hào)或控制信號(hào)的信號(hào)線10 ；以及與信號(hào)線相連，用于測(cè)試信號(hào)線是否布線不良的測(cè)試線11 ；還包括:設(shè)置在所述信號(hào)線上方的絕緣層17 ；測(cè)試線11設(shè)置在絕緣層17上，位于測(cè)試線11與信號(hào)線10之間的各層(18)上設(shè)置有過(guò)孔16，測(cè)試線11通過(guò)該過(guò)孔16與信號(hào)線10相連。本實(shí)施例中的絕緣層17特指為陣列基板上最上層的絕緣層，一般為硅氮化物膜層或硅氧化物膜層，或者二者的復(fù)合膜層，一般需要采用PECVD方法制成。若陣列基板上沒(méi)有設(shè)置鈍化層，則測(cè)試線11設(shè)置在柵絕緣層上；若陣列基板上設(shè)置鈍化層，則測(cè)試線11優(yōu)選地設(shè)置在鈍化層(此時(shí)鈍化層20作為絕緣層)之上。本實(shí)施例所述的信號(hào)線為柵線或者數(shù)據(jù)線，以下以柵線信號(hào)線為例進(jìn)行具體說(shuō)明，如圖3所示，與柵線12相連的測(cè)試線11設(shè)置在鈍化層20上，位于測(cè)試線11與信號(hào)線10之間的柵絕緣層19和鈍化層20上均設(shè)置有過(guò)孔16，測(cè)試線11通過(guò)該過(guò)孔16與柵線12相連。制備本實(shí)施例所述陣列基板時(shí)，修改形成柵極時(shí)使用的掩膜板，在陣列基板的邊緣位置不保留測(cè)試線，但保留測(cè)試端口 14，刻蝕后的柵金屬層的圖案如圖4所示；然后沉積柵絕緣層薄膜，因修改掩膜板后柵金屬層圖案不存在測(cè)試線，故在沉積柵絕緣層工藝中，原本發(fā)生在柵線與測(cè)試線連接區(qū)域的電弧放電現(xiàn)象也不會(huì)發(fā)生；繼續(xù)后繼流程，與現(xiàn)有技術(shù)大致類(lèi)似，只是在柵絕緣層19和鈍化層20形成工藝中，在基板邊緣每根柵線12以及測(cè)試端口 14對(duì)應(yīng)位置處設(shè)置過(guò)孔，然后開(kāi)始沉積透明導(dǎo)電(ITO)薄膜并刻蝕形成測(cè)試線11，該測(cè)試線11經(jīng)過(guò)孔16 —端連接至各柵線，一端連接至柵線(Gate)側(cè)測(cè)試端口 14，從而連通完成整個(gè)Gate側(cè)測(cè)試線，如圖5所示。為更清楚地顯示測(cè)試線處的結(jié)構(gòu)，圖中測(cè)試線11的左邊一端撕開(kāi)以暴露設(shè)置在下方的過(guò)孔16。其中，在不同的器件結(jié)構(gòu)或者器件不同位置處，絕緣層17可以是柵絕緣層19，也可以是鈍化層20，或者柵絕緣層19與鈍化層20構(gòu)成的雙層膜層。當(dāng)然，進(jìn)一步的，信號(hào)線10和測(cè)試線11之間也可能存在多層，并不限于圖3所示的鈍化層20和柵絕緣層19。信號(hào)線10和測(cè)試線11之間除絕緣層17外是否存在其它層(一般為非導(dǎo)電層，如果包含導(dǎo)電層，則該導(dǎo)電層需不影響信號(hào)線10和測(cè)試線11在過(guò)孔處的連接)，并不影響本實(shí)用新型的具體實(shí)施及實(shí)施效果，因此本實(shí)施例對(duì)此不作限定。進(jìn)一步地，可看出，本實(shí)施例陣列基板還包括:測(cè)試端口 14，與信號(hào)線位于同一層。制備時(shí)信號(hào)線(如柵線)與測(cè)試端口 14(對(duì)于柵線，為gate側(cè)的測(cè)試端口)同步形成?，F(xiàn)有陣列基板測(cè)試一般采用分層測(cè)試，分別是Gate OS (Gate Open/ShortTester,斷/短路測(cè)試機(jī))測(cè)試柵極金屬線(即柵線)，SD OS (SDOpen/Short Tester,斷/短路測(cè)試機(jī))測(cè)試數(shù)據(jù)層金屬線(即數(shù)據(jù)線)，最后采用陣列測(cè)試(Array Tester)設(shè)備測(cè)試整個(gè)陣列基板中各個(gè)TFT (ThinFilm Transistor，薄膜晶體管)像素器件的電學(xué)性能，在陣列測(cè)試設(shè)備測(cè)試時(shí)，一般都會(huì)通過(guò)設(shè)置的測(cè)試端口 14中的各個(gè)端口向各測(cè)試線加載信號(hào)，如圖1中所示。為了保證測(cè)試線的實(shí)際可用，我們保留了與陣列測(cè)試設(shè)備的探針相接觸的測(cè)試端口 14，只是修改了容易出現(xiàn)電弧放電現(xiàn)象的測(cè)試線的位置，將測(cè)試線11設(shè)置在絕緣層上，從而在采用PECVD方法形成柵絕緣層時(shí)避免出現(xiàn)電弧放電現(xiàn)象，而形成測(cè)試線的后繼流程不再需要采用PECVD方法，因此本實(shí)施所述陣列基板既能確保測(cè)試線的正常形成以及正常進(jìn)行測(cè)試，提高良品率，又不影響陣列基板現(xiàn)有的整個(gè)工藝流程及現(xiàn)有的測(cè)試流程。另外，需注意，測(cè)試線一般位于基板邊緣，不影響透過(guò)率，因此測(cè)試線的材質(zhì)不限于上面所述的ΙΤ0，也可以為金屬，具體實(shí)施中可出于節(jié)省工藝流程的目的進(jìn)行靈活選擇，與其它層(例如透明電極)一起形成。優(yōu)選地，所述測(cè)試線的材質(zhì)為透明導(dǎo)電材料。出于節(jié)省工藝流程的目的，設(shè)計(jì)時(shí)，可考慮將測(cè)試線與透明電極設(shè)置于同一層，其中，所述的透明電極為像素電極和公共電極中位于上方的那一個(gè)電極。例如，針對(duì)現(xiàn)有技術(shù)中TN模式常用的4Mask工藝，其主要工藝流程為:形成柵極及柵線一形成柵絕緣層&有源層一形成源、漏電極層一形成像素絕緣層(鈍化層)一形成透明導(dǎo)電膜層(像素電極)。本實(shí)施例中的測(cè)試線對(duì)應(yīng)4Mask工藝中的透明導(dǎo)電膜層(ΙΤ0層)，測(cè)試線與像素電極由透明導(dǎo)電膜層經(jīng)同樣的工序同步形成，無(wú)需對(duì)現(xiàn)有工藝流程做出太多修改。高級(jí)超維場(chǎng)轉(zhuǎn)換技術(shù)(ADvancedSuper Dimension Switch, AD-SDS,簡(jiǎn)稱(chēng)ADS),其核心技術(shù)特性描述為:通過(guò)同一平面內(nèi)狹縫電極邊緣所產(chǎn)生的電場(chǎng)以及狹縫電極層與板狀電極層間產(chǎn)生的電場(chǎng)形成多維電場(chǎng)，使液晶盒內(nèi)狹縫電極間、電極正上方所有取向液晶分子都能夠產(chǎn)生旋轉(zhuǎn)，從而提高了液晶工作效率并增大了透光效率。高級(jí)超維場(chǎng)轉(zhuǎn)換技術(shù)可以提高TFT-1XD產(chǎn)品的畫(huà)面品質(zhì)，具有高分辨率、高透過(guò)率、低功耗、寬視角、高開(kāi)口率、低色差、無(wú)擠壓水波紋(push Mura)等優(yōu)點(diǎn)。針對(duì)現(xiàn)有技術(shù)中ADS模式常用的4+lMask工藝，主要工藝流程為:形成第一透明導(dǎo)電膜層(公共電極Com)—形成柵極及柵線一形成柵絕緣層一形成有源層一形成源、漏電極層一形成像素絕緣層(鈍化層)一形成第二透明導(dǎo)電膜層(像素電極)。其中，測(cè)試線可以對(duì)應(yīng)第一透明導(dǎo)電膜層，測(cè)試線與公共電極由第一透明導(dǎo)電膜層經(jīng)由同樣的工序同步形成；或者也可以，測(cè)試線對(duì)應(yīng)第二透明導(dǎo)電膜層，測(cè)試線與像素電極由第二透明導(dǎo)電膜層經(jīng)由同樣的工序同步形成。另外，有些情況下，公共電極可位于像素電極的上方，如基于ADS模式提出的高開(kāi)口率的HADS模式。針對(duì)現(xiàn)有技術(shù)中HADS模式常用的5Mask工藝，其主要工藝流程為:形成柵極及柵線一形成柵絕緣層&有源層一形成源、漏電極層一形成鈍化層一形成第一透明導(dǎo)電膜層(像素電極)一形成第二鈍化層(像素絕緣層)一形成第二透明導(dǎo)電膜層(公共電極)。這時(shí)，同樣地，測(cè)試線可以對(duì)應(yīng)第一透明導(dǎo)電膜層，測(cè)試線與像素電極由第一透明導(dǎo)電膜層經(jīng)由同樣的工序同步形成；或者也可以，測(cè)試線對(duì)應(yīng)第二透明導(dǎo)電膜層，測(cè)試線與公共電極由第二透明導(dǎo)電膜層經(jīng)由同樣的工序同步形成，無(wú)需對(duì)現(xiàn)有工藝流程做出太多修改。但是，需注意:由于ITO的電阻要高于金屬，故實(shí)際測(cè)試中由透明導(dǎo)電膜層形成的該測(cè)試線的線寬要大于原先的由金屬形成的測(cè)試線的線寬，考慮到二者電阻率的差異，對(duì)測(cè)試線的線寬進(jìn)行優(yōu)化設(shè)計(jì)后，實(shí)際實(shí)施中完全可做到該測(cè)試線的電阻不因其制備材料而發(fā)生變化，在整個(gè)工藝過(guò)程中不影響相關(guān)的測(cè)試及生產(chǎn)工藝過(guò)程。因此，本實(shí)用新型中的陣列基板既能確保正常形成測(cè)試線以及正常進(jìn)行測(cè)試，避免采用PECVD方法形成柵絕緣層時(shí)出現(xiàn)電弧放電現(xiàn)象，提高良品率，又不影響陣列基板的整個(gè)工藝流程及現(xiàn)有的測(cè)試流程。實(shí)施例二[0058]本實(shí)施例提供一種陣列基板，區(qū)別于實(shí)施例一中所述，如圖6和圖7所示，該陣列基板還包括:冗余測(cè)試線21，與信號(hào)線(對(duì)應(yīng)圖中的柵線12)位于同一層，冗余測(cè)試線21的線寬比信號(hào)線(對(duì)應(yīng)圖中的柵線12)的線寬小。本實(shí)施例所述方案沒(méi)有取消現(xiàn)有的測(cè)試線，只是將其線寬變窄，作為冗余測(cè)試線21使用，這樣?xùn)啪€所在層，雖仍然存在柵線12與冗余測(cè)試線21的連接區(qū)，但因冗余測(cè)試線21的線寬變窄，降低了該位置的金屬密度(這是PECVD方法沉積柵絕緣層過(guò)程中出現(xiàn)電弧放電的原因之一)，從而降低該位置在PECVD沉積柵絕緣層過(guò)程中發(fā)生電弧放電的機(jī)率。但是，仍然需要在信號(hào)線11上方的絕緣層(例如鈍化層)上設(shè)置測(cè)試線11，測(cè)試線11通過(guò)過(guò)孔連接至信號(hào)線(如柵線12)，即形成測(cè)試線與冗余測(cè)試線21同時(shí)存在相互冗余的結(jié)構(gòu)。其原因在于:一方面，現(xiàn)有工藝中布線寬度一般為4 5μπι，如果進(jìn)一步減小線寬，容易出現(xiàn)布線不良，斷點(diǎn)增多，因此仍然需要在絕緣層上設(shè)置測(cè)試線11保證其導(dǎo)通性；另一方面，該方案對(duì)現(xiàn)有設(shè)計(jì)改動(dòng)較小，同時(shí)冗余測(cè)試線21 —般與信號(hào)線同步形成，為金屬材質(zhì)，因此冗余測(cè)試線21的存在同時(shí)也降低了整個(gè)測(cè)試線引線的電阻，減小了實(shí)施例一中對(duì)ITO測(cè)試線的線寬的要求，設(shè)計(jì)變更較小。本實(shí)施例所述的信號(hào)線為柵線或者數(shù)據(jù)線，以下以柵線信號(hào)線為例進(jìn)行詳細(xì)說(shuō)明。如圖6所示，經(jīng)刻蝕后的柵金屬層形成:柵線12，小線寬的冗余測(cè)試線21，以及測(cè)試端口 14。繼續(xù)后繼流程，與現(xiàn)有技術(shù)大致類(lèi)似，只是在柵絕緣層19和鈍化層20形成工藝后，通過(guò)在基板邊緣每根柵線12以及測(cè)試端口 14對(duì)應(yīng)位置處設(shè)置過(guò)孔，然后開(kāi)始沉積ITO薄膜并刻蝕完成測(cè)試線11，該測(cè)試線11經(jīng)過(guò)孔一端連接各柵線，一端連接測(cè)試端口 14，從而連通整個(gè)測(cè)試線，如圖7所示。其中，為降低柵線與冗余測(cè)試線21連接位置的金屬密度，避免該位置在PECVD沉積柵絕緣層過(guò)程中發(fā)生電弧放電，冗余測(cè)試線21的線寬要進(jìn)一步縮小，具體縮小為多少應(yīng)以該位置在PECVD沉積柵絕緣層過(guò)程中不發(fā)生電弧放電為準(zhǔn)(該線寬可由本領(lǐng)域技術(shù)人員根據(jù)陣列基板的實(shí)際結(jié)構(gòu)合理設(shè)置)。一種可選地實(shí)施方式中，冗余測(cè)試線21的線寬小于等于3微米。本實(shí)施例所述方案沒(méi)有現(xiàn)有取消現(xiàn)有的測(cè)試線，只是將其線寬變窄，作為冗余測(cè)試線使用，降低了柵線與冗余測(cè)試線的連接區(qū)的金屬密度，從而降低該位置在PECVD沉積柵絕緣層過(guò)程中發(fā)生電弧放電的機(jī)率，另外本實(shí)施例仍然在絕緣層上設(shè)置有測(cè)試線，測(cè)試線通過(guò)過(guò)孔連接至信號(hào)線，避免因冗余測(cè)試線寬減小導(dǎo)致的布線不良，降低整個(gè)測(cè)試線電阻。因此，本實(shí)用新型中的陣列基板既能確保正常形成測(cè)試線以及正常進(jìn)行測(cè)試，提高良品率，又對(duì)現(xiàn)有設(shè)計(jì)變更較小，不影響陣列基板的整個(gè)工藝流程及現(xiàn)有的測(cè)試流程。實(shí)施例三本實(shí)用新型實(shí)施例還提供了一種顯示裝置，其包括上述任意一種陣列基板。所述顯示裝置可以為:液晶面板、電子紙、OLED面板、手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。本實(shí)施例提供的顯示裝置，采用了本實(shí)用新型所述的陣列基板，因此能確保正常形成測(cè)試線以及正常進(jìn)行測(cè)試，提高良品率，而且對(duì)現(xiàn)有設(shè)計(jì)變更較小，不影響陣列基板的整個(gè)工藝流程及現(xiàn)有的測(cè)試流程。本實(shí)用新型實(shí)施例敘述中雖以柵線信號(hào)線為例，但本領(lǐng)域技術(shù)人員應(yīng)知:本實(shí)用新型所述方案同樣適用于解決數(shù)據(jù)線與其測(cè)試線(測(cè)試線DO和測(cè)試線DE)連接區(qū)、公共電極線與其測(cè)試線(測(cè)試線COM)連接區(qū)，在后繼流程出現(xiàn)電弧放電現(xiàn)象導(dǎo)致的測(cè)試異常問(wèn)題。只不過(guò)實(shí)際生產(chǎn)過(guò)程中公共電極線與其測(cè)試線的連接區(qū)金屬線密度小，幾乎不發(fā)生電弧放電現(xiàn)象。對(duì)于數(shù)據(jù)線，具體實(shí)施時(shí)，同樣可將測(cè)試線(測(cè)試線DO和測(cè)試線DE)設(shè)置在絕緣層上，通過(guò)過(guò)孔與數(shù)據(jù)線相連通即可。其中，一般不將測(cè)試線DO和測(cè)試線DE設(shè)置在同一層。另外，需注意，本實(shí)用新型實(shí)施例中所述的技術(shù)特征，在不沖突的情況下，可任意相互組合使用。以上所述，僅為本實(shí)用新型的具體實(shí)施方式
，但本實(shí)用新型的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本實(shí)用新型揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本實(shí)用新型的保護(hù)范圍之內(nèi)。因此，本實(shí)用新型的保護(hù)范圍應(yīng)以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求1.一種陣列基板，包括:用于提供顯示信號(hào)或控制信號(hào)的信號(hào)線；以及與所述信號(hào)線相連，用于測(cè)試所述信號(hào)線是否布線不良的測(cè)試線；還包括:設(shè)置在所述信號(hào)線上方的絕緣層，其特征在于， 所述測(cè)試線設(shè)置在所述絕緣層上； 位于所述測(cè)試線與所述信號(hào)線之間的各層上設(shè)置有過(guò)孔，所述測(cè)試線通過(guò)該過(guò)孔與所述信號(hào)線相連。
2.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于， 所述信號(hào)線為柵線或者數(shù)據(jù)線。
3.根據(jù)權(quán)利要求1或2所述的陣列基板，其特征在于， 所述測(cè)試線的材質(zhì)為透明導(dǎo)電材料。
4.根據(jù)權(quán)利要求3所述的陣列基板，其特征在于，還包括: 所述測(cè)試線與透明電極位于同一層， 所述透明電極為像素電極或者公共電極。
5.根據(jù)權(quán)利要求1所述的陣列基板，其特征在于，還包括: 冗余測(cè)試線，與所述信號(hào)線位于同一層， 所述冗余測(cè)試線的線寬比所述信號(hào)線的線寬小。
6.根據(jù)權(quán)利要求5所述的陣列基板，其特征在于， 所述冗余測(cè)試線的線寬小于等于3微米。
7.根據(jù)權(quán)利要求5所述的陣列基板，其特征在于， 所述冗余測(cè)試線的材質(zhì)為金屬。
8.根據(jù)權(quán)利要求1-7任一項(xiàng)所述的陣列基板，其特征在于，還包括: 測(cè)試端口，與所述信號(hào)線位于同一層。
9.一種顯示裝置，其特征在于，包括:權(quán)利要求1-8任一項(xiàng)所述的陣列基板。
專(zhuān)利摘要本實(shí)用新型公開(kāi)了一種陣列基板和設(shè)置有該陣列基板的顯示裝置，涉及顯示領(lǐng)域，可減少信號(hào)線與測(cè)試線連接區(qū)域在后繼生產(chǎn)流程中發(fā)生電弧放電的機(jī)率，確保測(cè)試線的正常形成以及測(cè)試的正常進(jìn)行，從而提高良品率。本實(shí)用新型所述陣列基板，包括用于提供顯示信號(hào)或控制信號(hào)的信號(hào)線；以及與所述信號(hào)線相連，用于測(cè)試所述信號(hào)線是否布線不良的測(cè)試線；還包括設(shè)置在信號(hào)線上方的絕緣層，所述測(cè)試線設(shè)置在所述絕緣層上；位于所述測(cè)試線與所述信號(hào)線之間的各層上設(shè)置有過(guò)孔，所述測(cè)試線通過(guò)該過(guò)孔與所述信號(hào)線相連。
文檔編號(hào)G02F1/1368GK202917490SQ20122064748
公開(kāi)日2013年5月1日 申請(qǐng)日期2012年11月29日 優(yōu)先權(quán)日2012年11月29日
發(fā)明者張明, 蘇盛宇, 郝昭慧, 尹雄宣 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 北京京東方顯示技術(shù)有限公司