本發(fā)明涉及數(shù)字通訊領(lǐng)域，特別涉及一種led顯示屏單元板的并行總線裝置。

背景技術(shù)：

生活中隨處可見的led顯示屏起始是由多個單元板串接組成的，在led顯示屏內(nèi)部的并行總線傳輸?shù)木唧w實(shí)施中，往往由于多級單元板的串接導(dǎo)致輸出信號不準(zhǔn)影響正常工作。這是因?yàn)閱卧逍枰鄺l(例如5條)行地址總線，每條行地址總線與一條中繼放大電路相連。而相鄰的兩單元板間的信號流通是由前一單元板的輸入信號是通過行地址總線經(jīng)由中繼放大電路放大并傳送給后一單元板的輸入端，故每相鄰的兩單元板間都會由5條中繼放大電路連接。由于中繼放大對每個輸入信號都會造成微小的相位差，所以本應(yīng)同步的5條行地址總線間會出現(xiàn)相位差，而當(dāng)串接的led單元板比較多時，相位差得到累加，勢必造成五條行地址總線間的相位差比較明顯。

如圖1所示，圖1為led顯示屏單元板并行總線架構(gòu)示意圖。a[0]～a[n-1]為第一級單元板的輸入信號，y1[j-1：0]為第一級單元板顯示譯碼的輸出信號，b[0]～b[n-1]為第二級單元板的輸入信號，y2[j-1，0]為第二級單元板顯示譯碼的輸出信號。其中，第一級單元板的輸入信號a[0]～a[n-1]經(jīng)中繼放大電路放大后傳輸給第二級單元板作為第二級單元板的輸入信號。

現(xiàn)有技術(shù)中單元板間的并行總線傳輸需要三條以上地址總線，如圖1所示，故多條行地址總線間明顯的相位差會導(dǎo)致行電壓輸出之間出現(xiàn)相位差，從而使單元板控制效果差甚至影響顯示屏的正常工作；另外，多條地址總線需要多個中繼放大電路，導(dǎo)致整體成本較高。

如何減少降低單元板之間的相位差，進(jìn)而提高控制效果并降低生產(chǎn)成本是本領(lǐng)域技術(shù)人員目前需要解決的技術(shù)問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是提供一種led顯示屏單元板的并行總線裝置，采用兩條輸入總線的結(jié)構(gòu)，增強(qiáng)了總線輸出的準(zhǔn)確性，降低了整體成本。

為解決上述技術(shù)問題，本發(fā)明提供一種led顯示屏單元板的并行總線裝置，包括最高位地址總線和最低位地址總線、同步控制器、地址計數(shù)器和內(nèi)部地址總線；

所述最低位地址總線和所述最高位地址總線分別與所述同步控制器的兩個輸入端相連；所述同步控制器的輸出端和所述最低位地址總線的輸出端分別與所述地址計數(shù)器的兩個輸入端相連；所述地址計數(shù)器通過內(nèi)部地址總線與后續(xù)的譯碼輸出電路相連；

所述同步控制器，用于捕獲所述最高位地址總線的輸出信號的周期臨界點(diǎn)的變化沿，并對整個所述單元板進(jìn)行邏輯清零操作；

所述地址計數(shù)器，用于依據(jù)所述同步控制器的輸出信號確定周期的起始位置，并依據(jù)所述最低位地址總線輸出信號計算剩余位地址總線的信號，得到標(biāo)準(zhǔn)并行總線時序信號。

優(yōu)選地，所述最高位地址總線和最低位地址總線為行輸入地址總線。

優(yōu)選地，所述譯碼輸出電路包括地址譯碼器和與所述地址譯碼器輸出端相連的行輸出總線；

所述地址譯碼器的輸入端作為所述譯碼輸出電路的輸入端；

所述行輸出總線作為所述譯碼輸出電路的輸出端。

優(yōu)選地，所述最高位地址總線的信號的周期臨界點(diǎn)的變化沿為下降沿；

所述最低位地址總線的輸出信號在每周期的起始變化沿也為下降沿，所述地址計數(shù)器在所述最低位地址總線的輸出信號的每一個變化沿進(jìn)行一次計數(shù)操作。

本發(fā)明提供了一種led顯示屏單元板并行總線的裝置，將多條地址總線簡化為最高位和最低位兩條地址總線，通過捕獲最高位地址總線的信號的周期臨界點(diǎn)的變化沿，對整個單元板進(jìn)行邏輯清零操作，并依據(jù)同步控制器的輸出信號控制周期的起始位置，并依據(jù)最低位地址總線輸入信號計算剩余地址總線的信號，得到標(biāo)準(zhǔn)并行總線時序信號。由于用兩根地址總線代替了傳統(tǒng)并行總線，減少了由于地址線總線和串接單元板數(shù)量過多導(dǎo)致的較大相位差，從而保證了輸出信號的準(zhǔn)確性，增加了控制效果，同時降低了成本；并且本發(fā)明恢復(fù)了標(biāo)準(zhǔn)并行總線時序信號，僅用兩條地址總線就實(shí)現(xiàn)了傳統(tǒng)多條地址總線的功能。

附圖說明

為了更清楚的說明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對現(xiàn)有技術(shù)和實(shí)施例中所需要使用的附圖作簡單地介紹，顯而易見地，下述中描述的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為led顯示屏單元板并行總線架構(gòu)示意圖；

圖2為本發(fā)明提供的一種led顯示屏單元板的并行總線裝置的結(jié)構(gòu)示意圖；

圖3為本發(fā)明提供的一種led顯示屏單元板的并行總線裝置的地址總線的輸入信號時序圖；

圖4為本發(fā)明提供的一種同步控制器的結(jié)構(gòu)示意圖；

圖5為本發(fā)明提供的一種同步控制器中各個節(jié)點(diǎn)的波形變化時序圖。

具體實(shí)施方式

本發(fā)明的核心是提供一種led顯示屏單元板的并行總線裝置，采用兩條輸入總線的結(jié)構(gòu)，增強(qiáng)總線輸出的準(zhǔn)確性，提高控制效果并降低整體成本。

為了使本技術(shù)領(lǐng)域的技術(shù)人員更好地理解本發(fā)明方案，下面結(jié)合附圖和具體實(shí)施方式對本發(fā)明作進(jìn)一步的詳細(xì)說明。

本發(fā)明提供一種led顯示屏單元板的并行總線裝置。參照圖2，圖2為本發(fā)明提供的led顯示屏單元板并行總線裝置的結(jié)構(gòu)示意圖，該并行總線裝置包括最高位地址總線a[n-1]和最低位地址總線a[0]、同步控制器1、地址計數(shù)器2和內(nèi)部地址總線3；

其中，最高位地址總線a[n-1]和最低位地址總線a[0]為行地址總線，當(dāng)然也可為列地址總線。

其中，n為傳統(tǒng)并行總線傳輸所需的標(biāo)準(zhǔn)總線數(shù)。

最低位地址總線a[0]和最高位地址總線a[n-1]分別與同步控制器1的兩個輸入端相連；同步控制器1的輸出端和最低位地址總線a[0]的輸出端分別與地址計數(shù)器2的兩個輸入端相連；地址計數(shù)器2通過內(nèi)部地址總線3與后續(xù)的譯碼輸出電路相連；

同步控制器1，用于捕獲最高位地址總線a[n-1]輸出信號的周期臨界點(diǎn)的變化沿，并對整個單元板進(jìn)行邏輯清零操作；

地址計數(shù)器2，用于依據(jù)同步控制器1的輸出信號確定周期的起始位置，并依據(jù)最低位地址總線a[0]輸出信號計算剩余位地址總線的信號，得到標(biāo)準(zhǔn)并行總線時序信號；

同步控制器1的輸出端通過同步控制器1輸出連接地址計數(shù)器2，地址計數(shù)器2的輸出端通過內(nèi)部地址總線3連接譯碼輸出電路。

其中，led顯示屏，一般采用的是順序制顯示，由a[n-1:0]控制輸出y[0]→y[1]→y[2]→…y[k-1]→y[0]→…,按順序循環(huán)輸出，當(dāng)達(dá)到y(tǒng)[k-1]最高顯示行后，再轉(zhuǎn)向第一行y[0],其中k不一定是2^n,如n＝5，只要k小于等于32就可以，如k＝30，即30行輸出。

可以理解的是，n代表總線寬度，如5bits的總線，表述方法為a[4:0],其中最高位為a[4]，最低位為a[0]；相對應(yīng)所控制的最大的輸出y為32，y的表示為y[31:0]；也就是y[0]＝“00000”，y[1]＝“00001”……y[31]＝“11111”。當(dāng)然，以上僅為一種具體實(shí)現(xiàn)方式，n的具體數(shù)值本發(fā)明不作限定。

同時，在led并行總線傳輸中常用y[j-1：0]表示共有j行的總線輸出；行輸出總線5一般為電壓源輸出；

其中，j＝2^n；例如，a[4:0]可控制2^5＝32行電壓源輸出；傳統(tǒng)并行總線中需要的標(biāo)準(zhǔn)總線數(shù)為兩條以上，包括a[4:0]所代表的5條，當(dāng)然，在本發(fā)明中，對需要輸出控制的總線數(shù)量不做限制，亦不對傳統(tǒng)并行總線的數(shù)量加以限定。

在此需要說明的是，本發(fā)明只采用地址總線中的最高位地址總線a[n-1]和最低位地址總線a[0]兩條地址總線，而省略了傳統(tǒng)并行總線中的剩余地址總線a[1]→a[n-2]。

其中，譯碼輸出電路包括地址譯碼器4和與地址譯碼器4輸出端相連的行輸出總線5；

地址譯碼器4的輸入端作為譯碼輸出電路的輸入端；

行輸出總線5作為譯碼輸出電路的輸出端。

為進(jìn)一步了解本裝置的工作原理，需參照圖3，圖3為該種并行總線裝置地址總線的輸入信號時序圖。

如圖3所示，y[n]輸出受到a[n-1:0]的總線控制，并嚴(yán)格遵循n＝a[n-1:0],即每次輸出行n的值等于a[n-1:0]的二進(jìn)制值，a[n-1:0]的全部輸入為邏輯“0”時表示y[0]輸出，當(dāng)a[n-1:0]＝(k-1)時,y[k-1]行為最高數(shù)值行輸出；當(dāng)y[k-1]輸出后，下一行為y[0]輸出，此刻a[n-1:0]＝”00..00”，因此在y[k-1]→y[0]時，a[n-1]會產(chǎn)生一個同步變化沿，如圖3所示的下降沿6。

進(jìn)一步說明，最高位地址總線a[n-1]的信號的周期臨界點(diǎn)的變化一般沿為下降沿；但也不排除周期臨界點(diǎn)的變化為上升沿的情況?？梢岳斫獾氖牵陧樞蛑朴嫈?shù)中：即從最小到最大的計數(shù)順序，二進(jìn)制為：00000→00001→00010→…→11110→11111→00000→…,這中情形是最高位為下降沿變化，完成一個周期；在倒序制計數(shù)中：從最大到最小的倒數(shù)計數(shù)，二進(jìn)制為：11111→11110→11101→…→00001→00000→11111→,這樣最高位的變化是從低到高，為上升沿。

同步控制器1將捕獲圖3中最高位地址總線a[n-1]的下降沿6，同步控制器1控制單元板內(nèi)所有的位均為邏輯”0”,包括同步控制器1的輸出對地址計數(shù)器2的清零，以及內(nèi)部地址總線3的值置零。請參見圖4，圖4為本發(fā)明提供的一種同步控制器的結(jié)構(gòu)示意圖。圖5為本發(fā)明提供的一種同步控制器中各個節(jié)點(diǎn)的波形變化時序圖這些節(jié)點(diǎn)包括a[n-1],a[0],anb,ab0，ax,sync_clr,adx。

地址計數(shù)器2依據(jù)同步控制器1的輸出信號確定最低位地址總線a[0]周期的起始位置，并依據(jù)最低位地址總線a[0]的輸出信號計算剩余位地址總線的信號。

其中，由于傳統(tǒng)led顯示屏單元板的并行總線傳輸中，a[0]至a[n-1]的信號都是具有固定周期且占空比為50％的方波，且每兩個相鄰信號的周期之間具有一定的規(guī)律。地址計數(shù)器2即根據(jù)相應(yīng)的規(guī)律計算出剩余位地址的信號。

在本發(fā)明的第一種具體實(shí)施方式中，最低位地址總線a[0]的輸出信號在每周期的起始變化沿也為下降沿，地址計數(shù)器2在最低位地址總線a[0]的輸出信號的每一個變化沿進(jìn)行一次計數(shù)操作。參見圖3中的下降沿8。

在此需要說明的是，本發(fā)明對最低位地址總線a[0]的輸出信號在每周期的起始變化沿不做限定，故該變化沿也可以為上升沿。

本發(fā)明提供了的led顯示屏單元板并行總線的裝置，將多條地址總線簡化為最高位和最低位兩條地址總線，通過捕獲最高位地址總線的信號的周期臨界點(diǎn)的變化沿，對整個單元板進(jìn)行邏輯清零操作，并依據(jù)同步控制器的輸出信號控制周期的起始位置，并依據(jù)最低位地址總線輸入信號計算剩余地址總線的信號，得到標(biāo)準(zhǔn)并行總線時序信號。由于用兩根地址總線代替了傳統(tǒng)并行總線，減少了由于地址線總線和串接單元板數(shù)量過多導(dǎo)致的較大相位差，從而保證了輸出信號的準(zhǔn)確性，增加了控制效果，同時降低了成本；并且本發(fā)明恢復(fù)了標(biāo)準(zhǔn)并行總線時序信號，僅用兩條地址總線就實(shí)現(xiàn)了傳統(tǒng)多條地址總線的功能。

以上對本發(fā)明所提供的led顯示屏單元板的并行總線裝置進(jìn)行了詳細(xì)介紹。本文中應(yīng)用了具體個例對本發(fā)明的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想。應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以對本發(fā)明進(jìn)行若干改進(jìn)和修飾，這些改進(jìn)和修飾也落入本發(fā)明權(quán)利要求的保護(hù)范圍內(nèi)。