本發(fā)明涉及顯示技術領域，尤其涉及一種移位寄存器單元及其控制方法、柵極驅(qū)動電路、顯示裝置。

背景技術：

顯示裝置例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶體管-液晶顯示器)內(nèi)設置有陣列基板，其中，陣列基板可以劃分為顯示區(qū)域和位于顯示區(qū)域周邊的布線區(qū)域。其中周邊區(qū)域內(nèi)設置有用于對柵線進行逐行掃描的柵極驅(qū)動器?，F(xiàn)有的柵極驅(qū)動器常采用GOA(Gate Driver on Array，陣列基板行驅(qū)動)設計將TFT(Thin Film Transistor，薄膜場效應晶體管)柵極開關電路集成在上述周邊區(qū)域構成GOA電路，以實現(xiàn)窄邊框設計。

現(xiàn)有技術中，GOA電路包括多個級聯(lián)的移位寄存器單元，每一個移位寄存器單元的輸出端連接一行柵線，用于向柵線輸入柵極驅(qū)動信號。其中，上一級移位寄存器單元的輸出端的信號作為下一級移位寄存器單元的輸入信號。在此情況下，下一級移位寄存器單元對上一級移位寄存器單元輸出的柵極掃描信號造成損耗，降低柵極掃描信號的穩(wěn)定性，進而降低顯示效果。

技術實現(xiàn)要素：

本發(fā)明的實施例提供一種移位寄存器單元及其控制方法、柵極驅(qū)動電路、顯示裝置，能夠降低GOA電路中下一級移位寄存器單元對上一級移位寄存器單元輸出的柵極掃描信號造成影響的幾率。

為達到上述目的，本發(fā)明的實施例采用如下技術方案：

本發(fā)明實施例的一方面，提供一種移位寄存器單元，包括移位驅(qū)動模塊、下拉模塊以及輸出模塊；所述移位驅(qū)動模塊連接信號輸入端、第一時鐘信號端、第二時鐘信號端以及第一信號輸出端；所述移位驅(qū)動模塊用于在所述第一時鐘信號端的控制下，將所述信號輸入端的電壓進行存儲，或者用于在所述信號輸入端、所述第一時鐘信號端、所述第二時鐘信號端的控制下，將所述第二時鐘信號端的電壓輸出至所述第一信號輸出端；所述輸出模塊連接所述第一信號輸出端、所述第一電壓端以及第二信號輸出端；所述輸出模塊用于在所述第一信號輸出端的控制下，將所述第一電壓端的電壓輸出至所述第二信號輸出端；所述下拉模塊連接所述第一時鐘信號端、第二電壓端、第三電壓端、所述第一信號輸出端以及所述第二信號輸出端；所述下拉模塊用于在所述第一時鐘信號端的控制下，將所述第一信號輸出端和所述第二信號輸出端的電壓分別下拉至所述第二電壓端、所述第三電壓端；其中，所述第二電壓端的輸出電壓的幅值大于所述第三電壓端輸出電壓的幅值。

優(yōu)選的，所述移位驅(qū)動模塊包括第一晶體管、第二晶體管、第三晶體管、第四晶體管以及電容；所述第一晶體管的柵極連接所述第一時鐘信號端，第一極連接所述信號輸入端、第二極與所述第二晶體管的第二極相連接；所述第二晶體管的柵極連接所述第一時鐘信號端，第一極連接所述第四晶體管的柵極；所述第三晶體管的柵極連接所述第四晶體管的柵極，第一極連接第二時鐘信號端，第二極與所述第一晶體管的第二極相連接；所述第四晶體管的第一極連接所述第二時鐘信號端，第二極連接所述第一信號輸出端；所述電容的一端連接所述第四晶體管的柵極，第二極與所述第四晶體管的第二極相連接。

優(yōu)選的，還包括修復模塊；所述修復模塊連接所述信號輸入端、所述第一時鐘信號端、所述第二時鐘信號端以及所述第一輸出端；所述修復模塊用于在所述信號輸入端、第一時鐘信號端以及第二時鐘信號端的控制下，將所述第二時鐘信號端的電壓輸出至所述第一信號輸出端。

進一步優(yōu)選的，所述修復模塊包括第五晶體管和第六晶體管；所述第五晶體管的柵極連接第一時鐘信號端，第一極連接信號輸入端，第二極連接所述第六晶體管的柵極；所述第六晶體管的第一極連接所述第二時鐘信號端，第二極連接所述第一信號輸出端；當所述移位驅(qū)動模塊包括所述第四晶體管時，所述第五晶體管和所述第六晶體管的寬長比為所述第四晶體管寬長比的18％～22％。

優(yōu)選的，所述下拉模塊包括第七晶體管和第八晶體管；所述第七晶體管的柵極連接所述第一時鐘信號端，第一極連接所述第一信號輸出端，第二極連接所述第二電壓端；所述第八晶體管的柵極連接所述第一時鐘信號端，第一極連接所述第二信號輸出端，第二極連接所述第三電壓端。

優(yōu)選的，所述輸出模塊包括第九晶體管，所述第九晶體管的柵極連接所述第一信號輸出端，第一極連接所述第一電壓端，第二極與所述第二信號輸出端相連接。

本發(fā)明實施例的另一方面，提供一種柵極驅(qū)動電路包括多個級聯(lián)的上所述的任意一種移位寄存器單元；所述第一級移位寄存器單元的信號輸入端連接起始信號端；除了第一級移位寄存器單元以外，上一級移位寄存器單元的第一信號輸出端連接下一級移位寄存器單元的信號輸入端。

本發(fā)明實施例的又一方面，提供一種顯示裝置，包括如上所述的柵極驅(qū)動電路。

本發(fā)明實施例的再一方面，提供一種用于驅(qū)動如上所述的任意一種移位寄存器單元的方法，在一圖像幀內(nèi)，所述方法包括：在第一階段，移位驅(qū)動模塊在第一時鐘信號端的控制下，將信號輸入端的電壓進行存儲；下拉模塊在第一時鐘信號端的控制下，將第一信號輸出端和第二信號輸出端的電壓分別下拉至第二電壓端、第三電壓端；其中，所述第二電壓端的輸出電壓的幅值大于所述第三電壓端輸出電壓的幅值；在第二階段，移位驅(qū)動模塊在所述信號輸入端、所述第一時鐘信號端以及第二時鐘信號端的控制下，將所述第二時鐘信號端的電壓輸出至第一信號輸出端；輸出模塊在所述第一信號輸出端的控制下，將第一電壓端的電壓輸出至第二信號輸出端；在第三階段，下拉模塊在第一時鐘信號端的控制下，將第一信號輸出端和第二信號輸出端的電壓分別下拉至第二電壓端、所述第三電壓端。

優(yōu)選的，當所述移位寄存器單元還包括修復模塊時，在所述第二階段，所述方法還包括所述修復模塊在所述信號輸入端、第一時鐘信號端以及第二時鐘信號端的控制下，將所述第二時鐘信號端的電壓輸出至所述第一信號輸出端。

本發(fā)明實施例提供一種移位寄存器單元及其控制方法、柵極驅(qū)動電路、顯示裝置。該移位寄存器單元包括移位驅(qū)動模塊、下拉模塊以及輸出模塊。其中，移位驅(qū)動模塊連接信號輸入端、第一時鐘信號端、第二時鐘信號端以及第一信號輸出端。移位驅(qū)動模塊用于在第一時鐘信號端的控制下，將信號輸入端的電壓進行存儲，或者用于在信號輸入端、第一時鐘信號端、第二時鐘信號端的控制下，將第二時鐘信號端的電壓輸出至第一信號輸出端。輸出模塊連接第一信號輸出端、第一電壓端以及第二信號輸出端。輸出模塊用于在第一信號輸出端的控制下，將第一電壓端的電壓輸出至第二信號輸出端。下拉模塊連接第一時鐘信號端、第二電壓端、第三電壓端、第一信號輸出端以及第二信號輸出端。下拉模塊用于在第一時鐘信號端的控制下，將第一信號輸出端和第二信號輸出端的電壓分別下拉至第二電壓端、第三電壓端。其中，第二電壓端的輸出電壓的幅值大于第三電壓端輸出電壓的幅值。

由上述可知，本申請?zhí)峁┑囊莆患拇嫫鲉卧哂械谝恍盘栞敵龆撕偷诙盘栞敵龆?。在此情況下，當采用上述多個移位寄存器單元級聯(lián)以構成柵極驅(qū)動電路時，上一級移位寄存器單元的第一信號輸出端與下一級移位寄存器單元的信號輸入端相連接。此外，每一級移位寄存器單元的第二信號輸出端用于與柵線相連接，以向柵線輸出柵極掃描信號。這樣一來，一方面，每個移位寄存器單元的第二信號輸出端無需與下一級移位寄存器單元相連接，因此該第二信號輸出端輸出的柵極掃描信號不會受到下一級移位寄存器單元的影響。從而能夠使得移位寄存器單元輸出的柵極掃描信號穩(wěn)定，損耗小。另一方面，上述移位寄存器單元中的下拉模塊連接兩階電壓，分別為第二電壓端以及第三電壓端。由于第二電壓端的輸出電壓的幅值大于第三電壓端輸出電壓的幅值，因此通過第二電壓端可以充分地將第一信號輸出端的電壓進行下拉，從而可以避免在該移位寄存器單元處于非輸出階段，即不輸出柵極驅(qū)動信號的階段時，第一信號輸出端以及受到該第一信號端控制的第二信號輸出端不會出現(xiàn)誤輸出的現(xiàn)象，從而可以進一步提高移位寄存器單元輸出的柵極掃描信號的穩(wěn)定性。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實施例提供一種移位寄存器單元的結構示意圖；

圖2為圖1中各個模塊的具體結構示意圖；

圖3為本發(fā)明實施例提供另一種移位寄存器單元的結構示意圖；

圖4為圖3中各個模塊的具體結構示意圖；

圖5為用于驅(qū)動圖4所示的移位寄存器單元的各個控制信號的時序圖；

圖6為將圖4中的移位驅(qū)動模塊隔離后，移位寄存器單元的結構示意圖；

圖7為采用多個圖4所示的移位寄存器單元級聯(lián)構成的柵極驅(qū)動電路的結構示意圖。

附圖標記：

10-移位驅(qū)動模塊；20-下拉模塊；30-輸出模塊；40-修復模塊；CLK1-第一時鐘信號端；CLK2-第二時鐘信號端；INPUT-信號輸入端；VDD-第一電壓端；VSSL-第二電壓端；VSS-第三電壓端；CR-第一信號輸出端；OUT-第二信號輸出端。

具體實施方式

下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本申請實施例提供一種移位寄存器單元，如圖1所示，包括移位驅(qū)動模塊10、下拉模塊20以及輸出模塊30。

移位驅(qū)動模塊10連接信號輸入端INPUT、第一時鐘信號端CLK1、第二時鐘信號端CLK2以及第一信號輸出端CR。該移位驅(qū)動模塊10用于在第一時鐘信號端CLK1的控制下，將信號輸入端INPUT的電壓進行存儲，或者用于在信號輸入端INPUT、第一時鐘信號端CLK1、第二時鐘信號端CLK2的控制下，將第二時鐘信號端CLK2的電壓輸出至第一信號輸出端CR。

輸出模塊30連接第一信號輸出端CR、第一電壓端VDD以及第二信號輸出端OUT。輸出模塊30用于在第一信號輸出端CR的控制下，將第一電壓端VDD的電壓輸出至第二信號輸出端OUT。

下拉模塊20連接第一時鐘信號端CLK1、第二電壓端VSSL、第三電壓端VSS、第一信號輸出端CR以及第二信號輸出端OUT。下拉模塊20用于在第一時鐘信號端CLK1的控制下，將第一信號輸出端CR和第二信號輸出端OUT的電壓分別下拉至第二電壓端VSSL、第三電壓端VSS。

其中，第二電壓端VSSL的輸出電壓的幅值大于第三電壓端VSS輸出電壓的幅值。例如第二電壓端VSSL輸出的電壓可以為-10V，第三電壓端VSS輸出的電壓可以為-5V。

由上述可知，本申請?zhí)峁┑囊莆患拇嫫鲉卧哂械谝恍盘栞敵龆薈R和第二信號輸出端OUT。在此情況下，當采用上述多個移位寄存器單元級聯(lián)以構成柵極驅(qū)動電路時，上一級移位寄存器單元的第一信號輸出端CR與下一級移位寄存器單元的信號輸入端INPUT相連接。此外，每一級移位寄存器單元的第二信號輸出端OUT用于與柵線相連接，以向柵線輸出柵極掃描信號。這樣一來，一方面，每個移位寄存器單元的第二信號輸出端OUT無需與下一級移位寄存器單元相連接，因此該第二信號輸出端OUT輸出的柵極掃描信號不會受到下一級移位寄存器單元的影響。從而能夠使得移位寄存器單元輸出的柵極掃描信號穩(wěn)定，損耗小。另一方面，上述移位寄存器單元中的下拉模塊20連接兩階電壓，分別為第二電壓端VSSL以及第三電壓端VSS。由于第二電壓端VSSL的輸出電壓的幅值大于第三電壓端VSS輸出電壓的幅值，因此通過第二電壓端VSSL可以充分地將第一信號輸出端CR的電壓進行下拉，從而可以避免在該移位寄存器單元處于非輸出階段，即不輸出柵極驅(qū)動信號的階段時，第一信號輸出端CR以及受到該第一信號端CR控制的第二信號輸出端OUT不會出現(xiàn)誤輸出的現(xiàn)象，從而可以進一步提高移位寄存器單元輸出的柵極掃描信號的穩(wěn)定性。

優(yōu)選的，上述移位驅(qū)動模塊10的結構如圖2所示，可以包括第一晶體管T1、第二晶體管T2、第三晶體管T3、第四晶體管T4以及電容C。

其中，第一晶體管T1的柵極連接第一時鐘信號端CLK1，第一極連接信號輸入端INPUT、第二極與第二晶體管T2的第二極相連接。

第二晶體管T2的柵極連接第一時鐘信號端CLK1，第一極連接第四晶體管T4的柵極。

第三晶體管T3的柵極連接第四晶體管T4的柵極，第一極連接第二時鐘信號端CLK2，第二極與第一晶體管T1的第二極相連接。

第四晶體管T4的第一極連接第二時鐘信號端CLK2，第二極連接第一信號輸出端CR。

電容C的一端連接第四晶體管T4的柵極，第二極與第四晶體管T4的第二極相連接。

在此基礎上，為了避免上述移位驅(qū)動模塊10中的晶體管出現(xiàn)異常導致該移位寄存器單元無法工作的現(xiàn)象發(fā)生。優(yōu)選的，本申請?zhí)峁┑囊莆患拇嫫鲉卧鐖D3所示，還包括修復模塊40。

其中，該修復模塊40連接信號輸入端INPUT、第一時鐘信號端CLK1、第二時鐘信號端CLK2以及第一輸出端CR。該修復模塊40用于在信號輸入端INPUT、第一時鐘信號端CLK1以及第二時鐘信號端CLK2的控制下，將第二時鐘信號端CLK2的電壓輸出至第一信號輸出端CR。

這樣一來，即使移位驅(qū)動模塊10中的晶體管出現(xiàn)異常，使得移位驅(qū)動模塊10無法正常工作，該修復模塊40可以代替移位驅(qū)動模塊10，在信號輸入端INPUT、第一時鐘信號端CLK1以及第二時鐘信號端CLK2的控制下，將第二時鐘信號端CLK2的電壓輸出至第一信號輸出端CR，以使得輸出模塊30能夠正常接收到第一信號輸出端CR輸出的信號，并在該第一信號輸出端CR的控制下，將第一電壓端VDD的電壓輸出至第二信號輸出端OUT，以對于該第二信號輸出端OUT相連接的柵線輸出柵極掃描信號。

具體的，上述修復模塊如圖4所示包括第五晶體管T5和第六晶體管T6。

其中，第五晶體管T5的柵極連接第一時鐘信號端CLK1，第一極連接信號輸入端INPUT，第二極連接第六晶體管T6的柵極。

第六晶體管T6的第一極連接第二時鐘信號端CLK2，第二極連接第一信號輸出端CR。

此外，當上述移位驅(qū)動模塊10包括第四晶體管T4時，該第五晶體管T5和第六晶體管T6的寬長比為第四晶體管T4寬長比的18％～22％。這樣一來，由于第五晶體管T5和第六晶體管T6的寬長比較大，因此它們自身具有一定的寄生電容。當該移位寄存器單元需要輸出柵極掃描信號時，上述寄生電容可以使得第六晶體管T6保持開啟狀態(tài)，從而使得通過該第六晶體管T6輸出至第一信號輸出端CR的信號能夠保持穩(wěn)定。

此外，如圖2或圖4所示，該上述下拉模塊20包括第七晶體管T7和第八晶體管T8。

其中，第七晶體管T7的柵極連接第一時鐘信號端CLK1，第一極連接第一信號輸出端CR，第二極連接第二電壓端VSSL。

第八晶體管T8的柵極連接第一時鐘信號端CLK1，第一極連接第二信號輸出端OUT，第二極連接第三電壓端VSS。

輸出模塊30包括第九晶體管T9，該第九晶體管T9的柵極連接第一信號輸出端CR，第一極連接第一電壓端VDD，第二極與第二信號輸出端OUT相連接。其中，上述第九晶體管T9與第四晶體管T4的寬長比相當，均能夠作為驅(qū)動晶體管。

需要說明的是，上述晶體管可以為N型晶體管或者P型晶體管。當上述晶體管均為N型晶體管時，上述晶體管的第一極為漏極，第二極為源極。當上述晶體管均為P型晶體管時，上述晶體管的第一極為源極，第二極為漏極。

基于此，當與該移位寄存器單元相連接的顯示區(qū)域內(nèi)的晶體管為N型晶體管時，上述第一電壓端VDD輸出正壓，例如為10V。當與該移位寄存器單元相連接的顯示區(qū)域內(nèi)的晶體管為P型晶體管時，上述第一電壓端VDD輸出副壓，例如為-10V。

此外，第一時鐘信號端CLK1與第二時鐘信號端CLK2輸出的信號幅值相同，方向相反。例如第一時鐘信號端CLK1與第二時鐘信號端CLK2在波峰位置的幅值可以為15V，在波谷位置的幅值可以為-15V。

以下結合圖5所示的信號時序圖，對圖4所示的移位寄存器單元的驅(qū)動方法進行詳細的說明。其中，以下說明均是以該移位寄存器單元中的晶體管以及顯示區(qū)域內(nèi)與該移位寄存器單元相連接的晶體管均為N型晶體管為例進行的說明。此時，第一電壓端VDD輸出正壓，例如10V；第二電壓端VSSL輸出負壓，例如-10V；第三電壓端VSS輸出負壓，例如-5V。

一圖像幀如圖5所示包括第一階段P1、第二階段P2以及第三階段P3。在上述一圖像幀內(nèi)圖4中各個晶體管的通斷情況如下：

在第一階段P1，CLK1＝1，CLK2＝0；INTPUT＝1；CR＝0；OUT＝0；其中，“1”表示高電平，“0”表示低電平。

在此情況下，第一時鐘信號端CLK1輸出高電平，第一晶體管T1、第二晶體管T2、第七晶體管T7以及第八晶體管T8導通。信號輸入端INPUT輸出的高電平通過第一晶體管T1和第二晶體管T2輸出至電容C，并通過該電容C將上述高電平進行存儲。

此外，第五晶體管T5導通，將信號輸入端INPUT輸出的高電平傳輸至第六晶體管T6的柵極，該第六晶體管T6導通，第二時鐘信號端CLK2輸出的低電平通過第六晶體管T6輸出至第一信號輸出端CR。

在此基礎上，通過第七晶體管T7將第一信號輸出端CR的電壓下拉至第二電壓端VSSL，以對第一信號輸出端CR的電壓進行重置，基于此，第九晶體管T9處于截止狀態(tài)。通過第八晶體管T8將第二信號輸出端OUT的電壓下拉至第三電壓端VSS，以對第二信號輸出端OUT的電壓進行重置。

此外，雖然第三晶體管T3和第四晶體管T4能夠?qū)?，但是由于第二時鐘信號端CLK2在該階段輸出低電平，因此不會對第一信號輸出端CR的電位造成影響。

綜上所述，在第一階段P1為該移位寄存器單元的重置階段，用于對第一信號輸出端CR和第二信號輸出端OUT的電壓進行重置，以避免上一圖像幀殘留于上述兩個輸出端的電壓對本圖像幀的顯示造成影響。

在第二階段P2，CLK1＝0，CLK2＝1；INTPUT＝0；CR＝1；OUT＝1；

在此情況下，第一時鐘信號端CLK1輸出低電平，第一晶體管T1、第二晶體管T2、第七晶體管T7以及第八晶體管T8截止。在電容C將第一階段P1存儲的高電平進行釋放的作用下，第四晶體管T4導通，第二時鐘信號端CLK2輸出的高電平輸出至第一信號輸出端CR。此時第九晶體管T9導通，第一電壓端VDD的高電平通過第九晶體管T9輸出至第二信號輸出端OUT，以使得與該第二信號輸出端OUT相連接的柵線接收到柵極掃描信號。

此外，第六晶體管T6在自身寄生電容的作用下，使得節(jié)點N_1的電位進一步升高，從而能夠保證第六晶體管T6維持導通狀態(tài)，使得第二時鐘信號端CLK2輸出的高電平通過該第六晶體管T6輸出至第一信號輸出端CR。在此情況下，通過電容C的耦合作用使得節(jié)點Q的電位進一步升高。

基于此，第三晶體管T3保持導通狀態(tài)，從而使得第二時鐘信號端CLK2輸出的高電平通過該第三晶體管T3輸出至節(jié)點N_2(即第二晶體管T2的源極)，從而可以避免該第二晶體管T2的源極處于浮空(Floating)狀態(tài)。在此情況下，第二晶體管T2的柵源電壓Vgs＝CLK1-CLK2。由于此時CLK1輸入低電平，例如-15V，CLK2輸入高電平，例如15V，因此上述Vgs＝-30V＜0V。從而可以確保第二晶體管T2處于良好的關閉狀態(tài)，減小了第二晶體管T2在該階段的漏電流，進而可以減小漏電流降低節(jié)點Q電位的風險。此時，節(jié)點Q能夠穩(wěn)定的保持高電平，從而確保第四晶體管T4能夠穩(wěn)定的保持開啟狀態(tài)，使得第一信號輸出端CR輸出穩(wěn)定的高電平。在此情況下，第二信號輸出端OUT能夠全擺幅輸出第一電壓端VDD的電壓，進而可以降低功耗，提高該移位寄存器單元的穩(wěn)定性。

綜上所述，該階段第一信號輸出端CR和第二信號輸出端OUT均輸出高電平，因此上述階段為該移位寄存器單元的輸出階段，用于向與該移位寄存器單元相連接的柵線提供柵極掃描信號。

第三階段P3，CLK1＝1，CLK2＝0；INTPUT＝0；CR＝0；OUT＝0；

在此情況下，第一時鐘信號端CLK1輸出高電平，以將第七晶體管T7和第八晶體管T8導通，從而通過該第七晶體管T7將第一信號輸出端CR的電壓下拉至第二電壓端VSSL，并通過第八晶體管T8將第二信號輸出端OUT的電壓下拉至第三電壓端VSS。從而可以對第一信號輸出端CR和第二信號輸出端OUT進行復位。

綜上所述，第三階段P3為該移位寄存器單元的復位階段。此外，在下一圖像幀到來之前，當?shù)谝粫r鐘信號端CLK1輸出高電平時，該移位寄存器單元重復上述第三階段P3。

由上述可知，該移位寄存器單元只有在第二階段P2輸出柵極掃描信號，因此除了上述第二階段P2以外，一圖像幀內(nèi)的其余時間，均為該移位寄存器單元的非輸出階段。

此外，由于上述第二電壓端VSSL的輸出電壓的幅值大于第三電壓端VSS輸出電壓的幅值。因此在第七晶體管T7的作用下，可以通過第二電壓端VSSL充分地將第一信號輸出端CR的電壓進行下拉，從而可以避免在該移位寄存器單元處于上述非輸出階段時，第一信號輸出端CR以及受到該第一信號端CR控制的第二信號輸出端OUT不會出現(xiàn)誤輸出的現(xiàn)象，從而可以進一步提高移位寄存器單元輸出的柵極掃描信號的穩(wěn)定性。

需要說明的是，本申請中當移位驅(qū)動模塊10中的任意一個元件出現(xiàn)異常時，該移位寄存器單元可以將上述移位驅(qū)動模塊10隔離。在此情況下，如圖6所示，可以通過由第五晶體管T5和第六晶體管T6構成的修復模塊40代替上述移位驅(qū)動模塊10。其中，該修復模塊40在如圖5所示的三個階段的通斷狀態(tài)如上所述，此處不再贅述。

此外，本申請中移位驅(qū)動模塊10可以與修復模塊40同時存在于該移位寄存器單元中，當移位驅(qū)動模塊10出現(xiàn)異常后，修復模塊40自動代替移位驅(qū)動模塊10進行工作。或者，在產(chǎn)品制作過程中，先將修復模塊40與移位驅(qū)動模塊10隔離，避免兩個模塊相互之間造成干擾。當移位驅(qū)動模塊10出現(xiàn)異常后，通過涂覆金屬導線將修復模塊40與信號輸入端INPUT、第一時鐘信號端CLK1、第二時鐘信號端CLK2以及第一信號輸出端CR電連接，以使得修復模塊40代替移位驅(qū)動模塊10進行工作。

其中，由于該修復模塊40中的第六晶體管T6的寬長比為第四晶體管T4寬長比的18％～22％。因此在上述第二階段P2，該第六晶體管T6可以通過自身的寄生電容，使得節(jié)點N_1的電位如圖5所示進一步升高，從而能夠保證第六晶體管T6維持穩(wěn)定的導通狀態(tài)。

當然，上述是以移位寄存器單元中的晶體管以及顯示區(qū)域內(nèi)與該移位寄存器單元相連接的晶體管均為N型晶體管為例進行的說明。當移位寄存器單元中的晶體管以及顯示區(qū)域內(nèi)與該移位寄存器單元相連接的晶體管均為P型晶體管時，該移位寄存器單元的控制方法同上所述，此外需要對圖5中的部分控制信號進行翻轉。

本申請實施例提供一種柵極驅(qū)動電路，如圖7所示，包括多級如上所述的任意一種移位寄存器單元(RS1、RS2……RSn)。上述多級移位寄存器單元(RS1、RS2……RSn)通過各自的第二信號輸出端OUT，依次對柵線(G1、G2……Gn)進行掃描。其中，圖5中示出了第一至第九行柵線(G1、G2……G9)依次接收到的柵極掃描信號(OUT1、OUT2……OUT9)。

其中，第一級移位寄存器單元RS1的信號輸入端連接起始信號端STV。

需要說明的是，當該移位寄存器單元中的晶體管均為N型晶體管時，該起始信號端STV輸出高電平，例如15V；當該移位寄存器單元中的晶體管均為P型晶體管時，該起始信號端STV輸出高電平，例如-15V。

在此基礎上，除了第一級移位寄存器單元RS1以外，上一級移位寄存器單元的第一信號輸出端CR連接下一級移位寄存器單元的信號輸入端INPUT。最后一級移位寄存器單元RSn的第一信號輸出端CR可以空置。

需要說明的是，為了使得每一個移位寄存器單元的第一時鐘信號輸入端CLK1與第二時鐘信號輸入端CLK2輸出的信號如圖5所示波形的頻率、振幅相同，相位相反?？梢匀鐖D7所示，不同移位寄存器單元上的第一時鐘信號輸入端CLK1和第二時鐘信號輸入端CLK2分別與第一系統(tǒng)時鐘信號輸入端clk和第二系統(tǒng)時鐘信號輸入端clkb交替連接。

例如，第一級移位寄存器單元RS1的第一時鐘信號輸入端CLK1連接第一系統(tǒng)時鐘信號輸入端clk，第二時鐘信號輸入端CLK2連接第二系統(tǒng)時鐘信號輸入端clkb；第二級移位寄存器單元RS2的第一時鐘信號輸入端CLK1連接第二系統(tǒng)時鐘信號輸入端clkb，第二時鐘信號輸入端CLK2連接第一系統(tǒng)時鐘信號輸入端clk。以下移位寄存器單元的連接方式同上所述，此處不再贅述。

本申請實施例提供一種顯示裝置，包括如上所述的柵極驅(qū)動電路。該顯示裝置與上述柵極驅(qū)動電路具有相同的有益效果，此處不再贅述。

在本申請實施例中，顯示裝置具體可以包括液晶顯示裝置，例如該顯示裝置可以為液晶顯示器、液晶電視、數(shù)碼相框、手機或平板電腦等任何具有顯示功能的產(chǎn)品或者部件。

本申請實施例提供一種用于驅(qū)動如上所述的任意一種移位寄存器單元的方法，在一圖像幀內(nèi)，該方法包括：

在如圖5所示的第一階段P1，圖1中的移位驅(qū)動模塊10在第一時鐘信號端CLK1的控制下，將信號輸入端INTPUT的電壓進行存儲。其中，當該移位驅(qū)動模塊10的結構如圖2或圖4所示時，可以通過電容C對上述信號輸入端INTPUT的電壓進行存儲。

基于此，下拉模塊20在第一時鐘信號端CLK1的控制下，將第一信號輸出端CR和第二信號輸出端OUT的電壓分別下拉至第二電壓端VSSL、第三電壓端VSS。其中，第二電壓端VSSL的輸出電壓的幅值大于第三電壓端VSS輸出電壓的幅值。

當下拉模塊20的結構如圖2或圖4所示時，該下拉模塊20中第七晶體管T7和第八晶體管T8在該階段的通斷狀態(tài)以及作用同上所述，此處不再贅述。

在如圖5所示的第二階段P2，移位驅(qū)動模塊10在信號輸入端INPUT、第一時鐘信號端CLK1以及第二時鐘信號端CLK2的控制下，將第二時鐘信號端CLK2的電壓輸出至第一信號輸出端CR。

輸出模塊30在第一信號輸出端CR的控制下，將第一電壓端VDD的電壓輸出至第二信號輸出端OUT。

其中，當移位驅(qū)動模塊10和輸出模塊30的結構如圖2或圖4所示時，移位驅(qū)動模塊10和輸出模塊30中各個晶體管的通斷狀態(tài)以及作用同上所述，此處不再贅述。

在如圖5所示的第三階段P3，下拉模塊20在第一時鐘信號端CLK1的控制下，將第一信號輸出端CR和第二信號輸出端OUT的電壓分別下拉至第二電壓端VSSL、第三電壓端VSS。

其中，當下拉模塊20的結構如圖2或圖4所示時，該下拉模塊20中各個晶體管的通斷狀態(tài)以及作用同上所述，此處不再贅述。

需要說明的是，上述移位寄存器單元的驅(qū)動方法具有與前述實施例提供的移位寄存器單元相同的有益效果，此處不再贅述。

此外，當該移位寄存器單元如圖3所示，還包括修復模塊40時，在上述第二階段，該驅(qū)動方法還包括修復模塊40在信號輸入端INPUT、第一時鐘信號端CLK1以及第二時鐘信號端CLK2的控制下，將第二時鐘信號端CLK2的電壓輸出至第一信號輸出端CR。其中，當修復模塊40的結構如圖4所示時，該修復模塊40中各個晶體管的通斷狀態(tài)以及作用同上所述，此處不再贅述。

這樣一來，即使移位驅(qū)動模塊10中的晶體管出現(xiàn)異常，使得移位驅(qū)動模塊10無法正常工作，該修復模塊40可以代替移位驅(qū)動模塊10將第二時鐘信號端CLK2的電壓輸出至第一信號輸出端CR，以使得輸出模塊30能夠正常接收到第一信號輸出端CR輸出的信號，并在該第一信號輸出端CR的控制下，將第一電壓端VDD的電壓輸出至第二信號輸出端OUT，以對于該第二信號輸出端OUT相連接的柵線輸出柵極掃描信號。

本領域普通技術人員可以理解：實現(xiàn)上述方法實施例的全部或部分步驟可以通過程序指令相關的硬件來完成，前述的程序可以存儲于一計算機可讀取存儲介質(zhì)中，該程序在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質(zhì)包括：ROM、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。

以上所述，僅為本發(fā)明的具體實施方式，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術領域的技術人員在本發(fā)明揭露的技術范圍內(nèi)，可輕易想到變化或替換，都應涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應以所述權利要求的保護范圍為準。