本發(fā)明涉及一種像素電路，特別是一種具有雙柵極晶體管元件的像素電路。

背景技術：

隨著顯示技術的逐漸發(fā)展，手機屏幕分辨率從最早的視頻影像陣列(Video Graphics Array,VGA)或視頻影像陣列的四分之一尺寸(Quarter Video Graphics Array,QVGA)，逐漸進步成讓人賞心悅目的720p。爾后，隨著業(yè)界標準的提高，手機屏幕分辨率再提升到了1080p。在1080P的規(guī)格下，使用者已經(jīng)很難用肉眼區(qū)分出像素。最終，隨著顯示技術的進步，手機屏幕分辨率更進化到了根本完全區(qū)分不出來像素的2K分辨率。

分辨率越高也代表著在同樣的屏幕尺寸中，像素面積必須越來越小。但是就目前的技術來說，像素電路必須要具有多個薄膜晶體管(thin film transistor,TFT)，才能妥善地驅(qū)動像素發(fā)光或者是補償像素的發(fā)光亮度。因此，在規(guī)劃給一個像素的面積當中，像素電路勢必會占去部分的面積，而減少了像素中發(fā)光區(qū)所能使用的面積。換句話說，當減少了像素電路的元件數(shù)或降低了像素電路所占的面積時，像素的整體面積即能有效地下降。但就目前為止，業(yè)界的像素面積仍因像素電路需占據(jù)一定面積而無法更進一步地下降。

技術實現(xiàn)要素：

本發(fā)明在于提供一種像素電路，以克服目前業(yè)界的像素面積仍因像素電路需占據(jù)一定面積而無法更進一步地下降的問題。

本發(fā)明所公開的一種像素電路包括第一晶體管、第二晶體管、第一電容、寫入單元與發(fā)光二極管元件。第一晶體管的第一端用以接收第一電壓。第一晶體管的第二端耦接第一節(jié)點。第一晶體管的第一控制端耦接第二節(jié)點。第一晶體管的第二控制端用以接收第一控制信號。第一晶體管依據(jù)第二節(jié)點的電壓電平與第一控制信號的電壓電平選擇性地導通。第二晶體管的第一端用以接收數(shù)據(jù)信號。第二晶體管的第二端耦接第二節(jié)點。第二晶體管的控制端用以接收第二控制信號。第一電容的兩端分別耦接第一節(jié)點與第二節(jié)點。寫入單元耦接第一節(jié)點。寫入單元用以依據(jù)第一參考電壓調(diào)整第一節(jié)點的電壓電平。發(fā)光二極管元件的一端耦接第一節(jié)點，另一端耦接第二電壓。

綜合以上所述，本發(fā)明提供了一種像素電路，像素電路中的第一晶體管具有第一控制端與第二控制端，第一晶體管經(jīng)由第一控制端與第二控制端受控于第二節(jié)點的電壓電平與第一控制信號。像素電路得以通過較少的元件實現(xiàn)復雜的時序控制，從而在減少元件數(shù)的情況下，妥善地驅(qū)動發(fā)光二體元件發(fā)光或補償發(fā)光二極管元件的發(fā)光亮度。

以上的關于本公開內(nèi)容的說明及以下的實施方式的說明是用以示范與解釋本發(fā)明的精神與原理，并且提供本發(fā)明的權利要求范圍更進一步的解釋。

附圖說明

圖1為根據(jù)本發(fā)明一實施例所繪示的像素電路的電路示意圖。

圖2為根據(jù)本發(fā)明圖1的像素電路所繪示的相關信號的時序示意圖。

圖3為根據(jù)本發(fā)明另一實施例所繪示的像素電路的電路示意圖。

圖4為根據(jù)本發(fā)明圖3的像素電路所繪示的相關信號的時序示意圖。

附圖標記說明：

1、1’ 像素電路

12、12’ 寫入單元

C1、C1’ 第一電容

C2 第二電容

D、D’ 發(fā)光二極管元件

N1、N1’ 第一節(jié)點

N2、N2’ 第二節(jié)點

N3’ 第三節(jié)點

P1、P1’ 預充電階段

P2、P2’ 補償階段

P3 寫入階段

P4、P3’ 發(fā)光階段

T1、T1’ 第一晶體管

T2、T2’ 第二晶體管

T3’ 第三晶體管

T4’ 第四晶體管

T5’ 第五晶體管

V1、V1’ 第一電壓

V2、V2’ 第二電壓

VC1、VC1’ 第一控制信號

VC2、VC2’ 第二控制信號

VC3’ 第三控制信號

VC’4 第四控制信號

Vdata、Vdata’ 資料信號

Vofs 補償電壓值

Vref1、Vref1’ 第一參考電壓

Vref2’ 第二參考電壓

Vsig 信號電壓值

具體實施方式

以下在實施方式中詳細敘述本發(fā)明的詳細特征以及優(yōu)點，其內(nèi)容足以使本領域技術人員了解本發(fā)明的技術內(nèi)容并據(jù)以實施，且根據(jù)本說明書所公開的內(nèi)容、權利要求及附圖，任何本領域技術人員可輕易地理解本發(fā)明相關的目的及優(yōu)點。以下的實施例是進一步詳細說明本發(fā)明的觀點，但非以任何觀點限制本發(fā)明的范疇。

請參照圖1，圖1為根據(jù)本發(fā)明一實施例所繪示的像素電路的電路示意圖。如圖1所示，像素電路1具有第一晶體管T1、第二晶體管T2、第一電容C1、寫入單元12與發(fā)光二極管元件D。

第一晶體管T1的第一端用以接收第一電壓V1。第一晶體管T1的第二端耦接第一節(jié)點N1。第一晶體管T1的第一控制端耦接第二節(jié)點N2。第一晶體管T1的第二控制端用以接收第一控制信號VC1。第一晶體管T1依據(jù)第二節(jié)點N2的電壓電平與第一控制信號VC1的電壓電平選擇性地導通。在一實施例中，第一晶體管T1例如為雙柵極晶體管(dual gate transistor)或多柵極晶體管，第一電壓V1例如為系統(tǒng)中的相對高電壓電平，但均不以此為限。

第二晶體管T2的第一端用以接收數(shù)據(jù)信號Vdata。第二晶體管T2的第二端耦接第二節(jié)點N2。第二晶體管T2的控制端用以接收第二控制信號VC2。在此實施例中，第一電容C1的兩端分別耦接第一節(jié)點N1與第二節(jié)點N2。第二晶體管T2例如為薄膜晶體管(thin film transistor,TFT)，但不以此為限。在此實施例中，第二晶體管T2為N型摻雜的薄膜晶體管，但于其他的實施例中，在配合調(diào)整其他信號的相對電平高低的情況下，第二晶體管T2也可為P型摻雜的薄膜晶體管。

寫入單元12耦接第一節(jié)點N1。寫入單元12用以依據(jù)第一參考電壓Vref1調(diào)整第一節(jié)點N1的電壓電平。在此實施例中，寫入單元12例如為一第二電容C2，第二電容C2的一端耦接第一節(jié)點N1，第二電容C2的另一端用以接收第一參考電壓Vref1。于其他的實施例中，寫入單元12可以是電容以外的元件或者是以多個元件組成的相關電路，而不以所舉的例為限制。

發(fā)光二極管元件D的一端耦接第一節(jié)點N1，另一端耦接第二電壓V2。發(fā)光二極管元件D例如為有機發(fā)光二極管(organic light emitting diode,OLED)元件，但不以此為限。第二電壓V2例如為系統(tǒng)中的相對低電壓電平，但不以此為限。

請一并參照圖2以說明像素電路1的作動方式，圖2為根據(jù)本發(fā)明圖1的像素電路所繪示的相關信號的時序示意圖。在時序示意圖中定義有預充電階段P1、補償階段P2、寫入階段P3與發(fā)光階段P4。其中，預充電階段P1先于補償階段P2，補償階段P2先于寫入階段P3，寫入階段P3先于發(fā)光階段P4。

在預充電階段P1中，第一控制信號VC1為相對的高電壓電平，第二控制信號VC2為相對的高電壓電平，第一參考電壓Vref1為相對的高電壓電平，數(shù)據(jù)信號Vdata的電壓電平為一補償電壓值Vofs。此時，第一晶體管T1可以是導通或不導通，第二晶體管T2導通。第一節(jié)點N1的電壓電平VN1可表達如式(1)：

VN1＝Vofs 式(1)

在補償階段P2中，第一控制信號VC1為相對的高電壓電平，第二控制信號VC2為相對的高電壓電平，第一參考電壓Vref1為相對的低電壓電平，數(shù)據(jù)信號Vdata具有補償電壓值Vofs。此時，第一晶體管T1導通，且第二晶體管T2導通。第一節(jié)點N1的電壓電平與第二節(jié)點N2的電壓電平可表達如式(2)與式(3)。其中，式(3)中的Vth1為第一晶體管T1的導通門檻電壓。此時，第一參考電壓Vref1為相對的低電壓電平以確保第二節(jié)點N2的電壓電平被寫入所欲的電壓電平。

VN1＝Vofs 式(2)

VN2＝Vofs-Vth1 式(3)

在寫入階段P3中，第一控制信號VC1為相對的低電壓電平，第二控制信號VC2為相對的高電壓電平，第一參考電壓Vref1為相對的低電壓電平，數(shù)據(jù)信號Vdata具有信號電壓值Vsig。此時，第一晶體管T1不導通，第二晶體管T2導通。第一節(jié)點N1的電壓電平與第二節(jié)點N2的電壓電平可表達如式(4)與式(5)。其中，式(5)中的a為第一電容C1與第二電容C2形成的分壓比例。若簡要地以標號C1代表第一電容C1的電容值，并以標號C2代表第二電容C2的電容值，分壓比例a可表達如式(6)。此時，數(shù)據(jù)信號Vdata的信號電壓值Vsig被寫入第一節(jié)點N1，且數(shù)據(jù)信號Vdata的信號電壓值Vsig經(jīng)由第一電容C1的電容耦合效應與第一電容C1及第二電容C2的分壓進一步地影響第二節(jié)點N2的電壓電平。在此實施例中，信號電壓值Vsig高于補償電壓值Vofs，但于實務上，補償電壓值Vofs也可高于信號電壓值Vsig而并不以所舉的實施例為限制。

VN1＝Vsig 式(4)

VN2＝Vofs-Vth1+a(Vsig-Vofs) 式(5)

在發(fā)光階段P4中，第一控制信號VC1為相對的高電壓電平，第二控制信號VC2為相對的低電壓電平，第一參考電壓Vref1為相對的高電壓電平，數(shù)據(jù)信號Vdata具有補償電壓值Vofs。此時，第一晶體管T1導通，第二晶體管T2不導通。第一節(jié)點N1與第二節(jié)點N2的電壓電平可表達如式(7)與式(8)。其中，式(7)與式(8)中的Vd為發(fā)光二極管元件D的導通電壓。此時，發(fā)光二極管元件D被導通，且發(fā)光二極管元件D依據(jù)第一晶體管T1所提供的電流ID對應地發(fā)光。電流ID可表達如式(9-1)。電流ID的參數(shù)k則可表達如式(9-2)。其中式(9-2)中的μ_n為載子遷移率(carrier mobility)，C_OX為柵極氧化層的單位電容大小，為金氧半場效晶體管的柵極寬度與柵極長度的比值。

VN1＝Vth+(1-a)(Vsig-Vofs)+V2+Vd 式(7)

VN2＝V2+Vd 式(8)

ID＝k[(1-a)(Vsig-Vofs)]² 式(9-1)

經(jīng)由第一晶體管T1的第一控制端與第二控制端，得以對第一晶體管T1進行較為復雜的時序控制。因此，在此實施例中，得以將像素電路1中的晶體管減少至只有第一晶體管T1與第二晶體管T2，而形成相當簡約的兩晶體管兩電容(2transistor 2capacitor,2T2C)結構，從而減少了像素電路1所占據(jù)的面積。另一方面，在適當?shù)卣{(diào)整各控制信號的情況下，第一晶體管T1所提供的電流ID較一般的薄膜晶體管所能提供的電流來的穩(wěn)定，對應地提升了發(fā)光二極管元件D的發(fā)光穩(wěn)定度。

請參照圖3，圖3為根據(jù)本發(fā)明另一實施例所繪示的像素電路的電路示意圖。相較于圖1所示的實施例，圖3的像素電路1’更具有第三晶體管T3’與第四晶體管T4’。此外，在圖3所示的實施例中，像素電路1’的寫入單元12’為第五晶體管T5’。

更詳細來說，第三晶體管T3’的第一端耦接第二節(jié)點N2’。第三晶體管T3’的第二端耦接第三節(jié)點N3’。第三晶體管T3’的控制端用以接收第三控制信號VC3’。第一電容C1’的兩端分別耦接第一節(jié)點N1’與第三節(jié)點N3’。第四晶體管T4’的第一端耦接第三節(jié)點N3’。第四晶體管T4’的第二端用以接收第二參考電壓Vref2’。第四晶體管T4’的控制端用以接收第二控制信號VC2’。第五晶體管T5’的第一端耦接第一節(jié)點N1’。第五晶體管T5’的第二端用以接收第一參考電壓Vref1’。第五晶體管T5’的控制端用以接收第四控制信號VC4’。第三晶體管T3’、第四晶體管T4’與第五晶體管T5’例如為薄膜晶體管，但并不以此為限。第三晶體管T3’、第四晶體管T4’與第五晶體管T5’為N型摻雜的薄膜晶體管，但于其他的實施例中，在配合調(diào)整其他信號的相對電平的情況下，第三晶體管T3’、第四晶體管T4’與第五晶體管T5’也可為P型摻雜的薄膜晶體管。

由于圖4所示的實施例的電路架構與圖3所示的實施例有所不同，因此在信號的控制時序上亦有所不同。請參照圖4以說明像素電路1’的作動時序，圖4為根據(jù)本發(fā)明圖3的像素電路所繪示的相關信號的時序示意圖。在圖4中繪示有預充電階段P1’、補償階段P2’與發(fā)光階段P3’。其中，預充電階段P1’先于補償階段P2’，補償階段P2’先于發(fā)光階段P3’。

在預充電階段P1’中，第一控制信號VC1’與第三控制信號VC3’為相對的低電壓電平，第二控制信號VC2’與第四控制信號VC4’為相對的高電壓電平，第二晶體管T2’、第四晶體管T4’與第五晶體管T5’被導通，第一晶體管T1’與第三晶體管T3’不導通。第一節(jié)點N1’的電壓電平、第二節(jié)點N2’的電壓電平與第三節(jié)點N3’的電壓電平可表達如式(10)、式(11)與式(12)。其中，VN1'為第一節(jié)點N1’的電壓電平，VN2'為第二節(jié)點N2’的電壓電平，VN3'為第三節(jié)點N3’的電壓電平。

VN1'＝Vdata 式(10)

VN2'＝Vref1' 式(11)

VN3'＝Vref2' 式(12)

在補償階段P2’中，第三控制信號與第四控制信號為低電壓電平，第一控制信號與第二控制信號為高電壓電平。第一晶體管T1’、第二晶體管T2’與第四晶體管T4’被導通，第三晶體管T3’與第五晶體管T5’不導通。第一節(jié)點N1’的電壓電平、第二節(jié)點N2’的電壓電平與第三節(jié)點N3’的電壓電平可表達如式(13)、式(14)與式(15)。其中，Vth'為第一晶體管T1’的導通門檻電壓。

VN1'＝Vdata' 式(13)

VN2'＝Vdata'-Vth' 式(14)

VN3'＝Vref2' 式(15)

在發(fā)光階段P3’中，第二控制信號VC2’與第四控制信號VC4’為低電壓電平，第一控制信號VC1’與第三控制信號VC3’為高電壓電平。第一晶體管T1’與第三晶體管T3’被導通，第二晶體管T2’、第四晶體管T4’與第五晶體管T5’不導通。第一節(jié)點N1’的電壓電平與第二節(jié)點N2’的電壓電平可表達如式(16)與式(17)。此時，發(fā)光二極管元件D’依據(jù)第一晶體管T1’提供的電流ID’對應地發(fā)光。其中，電流ID’可表達如式(18-1)。電流ID’的參數(shù)β則可表達如式(18-2)。其中，于式(18-2)中，μ_n為載子遷移率(carriermobility)，C_OX為柵極氧化層的單位電容大小，為金氧半場效晶體管的柵極寬度與柵極長度的比值。

VN1'＝Vref2'-Vdata'+Vth'+V2'+Vd' 式(16)

VN2'＝V2'+Vd' 式(17)

綜合以上所述，本發(fā)明提供了一種像素電路，像素電路中的第一晶體管具有第一控制端與第二控制端，第一晶體管經(jīng)由第一控制端與第二控制端受控于第二節(jié)點的電壓電平與第一控制信號。通過第一晶體管與其他元件形成的電路結構，像素電路能夠以較少的元件實現(xiàn)復雜的時序控制，而且第一晶體管的輸出電流較不易受到噪聲的影響。從而在減少元件數(shù)的情況下，妥善地驅(qū)動發(fā)光二體元件發(fā)光或補償發(fā)光二極管元件的發(fā)光亮度，也降低了像素單元的整體面積。

雖然本發(fā)明以前述的實施例公開如上，然其并非用以限定本發(fā)明。在不脫離本發(fā)明的精神和范圍內(nèi)，所為的變動與潤飾，均屬本發(fā)明的權利要求保護范圍。關于本發(fā)明所界定的保護范圍請參考所附的權利要求。