本技術涉及一種寄存器電路、驅(qū)動電路和顯示裝置。

背景技術：

在平板型顯示裝置、X-Y地址類型固體攝像裝置中，通過掃描電路，例如以行單位依次選擇以矩陣形狀配置的多個像素，對選擇的行的各個像素寫入信號，或者從選擇的行的各個像素讀出信號。在上述掃描電路中，一般使用移位寄存電路(例如，參照專利文獻1)。

現(xiàn)有技術文獻

專利文獻

專利文獻1：日本特開2006-24350號公報。

技術實現(xiàn)要素：

然而，在上述掃描電路中，有起因于電流泄漏而動作不良的問題。

因此，期望提供一種可以減少起因于電流泄漏的動作不良的寄存器電路、以及具備該寄存器電路的驅(qū)動電路和顯示裝置。

本技術的一種實施方式的寄存器電路具備：輸出電路和輸入電路。輸出電路具有設置在第一控制端子與輸出端子之間的第一導電通路上的第一晶體管、和設置在第一電源端子與輸出端子之間的第二導電通路上的第二晶體管。輸入電路具有設置在輸入端子與第一晶體管的柵極端子之間的第三導電通路上的第三晶體管、和設置在第二控制端子與第三晶體管的柵極端子之間的第四導電通路上且柵極端子連接于輸入端子的第四晶體管。另外，本技術的一種實施方式的寄存器電路也可以進一步具備復位電路。復位電路具有設置在第二電源端子與第一晶體管的柵極端子之間的第五導電通路上的第五晶體管。

本技術的一種實施方式的第一驅(qū)動電路具備：移位寄存電路，由多個寄存器電路串聯(lián)構成；以及多根控制信號線，連接于移位寄存電路。包含于多個寄存器電路中的多個第一寄存器電路具有：第一輸出電路和第一輸入電路。第一輸出電路具有設置在連接于多根控制信號線中的第一控制信號線的第一控制端子與第一輸出端子之間的第一導電通路上的第一晶體管、和設置在第一電源端子與第一輸出端子之間的第二導電通路上的第二晶體管。第一輸入電路具有設置在第一輸入端子與第一晶體管的柵極端子之間的第三導電通路上的第三晶體管、和設置在連接于多根控制信號線中的第二控制信號線的第二控制端子與第三晶體管的柵極端子之間的第四導電通路上且柵極端子連接于第一輸入端子的第四晶體管。在本技術的一種實施方式的第一驅(qū)動電路中，包含于多個寄存器電路中的多個第一寄存器電路也可以進一步具備第一復位電路。第一復位電路具有設置在第二電源端子與第一晶體管的柵極端子之間的第五導電通路上的第五晶體管、以及與連接于多根控制信號線中的第三控制信號線的第三控制端子和第五晶體管的柵極端子連接的第六導電通路。

本技術的一種實施方式的第一顯示裝置具備：像素陣列單元，由多個像素以矩陣形狀配置構成；以及驅(qū)動電路，驅(qū)動多個像素。驅(qū)動電路具有：掃描電路，以每個所定單位掃描多個像素；以及控制電路，控制掃描電路。掃描電路具有與上述第一驅(qū)動電路同樣的構成要素。

本技術的一種實施方式的第二驅(qū)動電路具備：移位寄存電路，由多個寄存器電路串聯(lián)構成；以及控制電路，對移位寄存電路施加時鐘信號。第一段以外的多個寄存器電路具有：輸入晶體管，前一段寄存器電路的輸出信號被作為輸入信號輸入漏極；輸出晶體管，根據(jù)輸入晶體管的源極電壓或與源極電壓相關的電壓，控制從源極輸出的輸出信號；儲存電容器，保持輸出晶體管的柵極-源極之間的電壓；以及輸入穩(wěn)定電路，根據(jù)從控制電路輸入的時鐘信號，使輸入晶體管關斷時的輸入晶體管的柵極電壓穩(wěn)定化。

本技術的一種實施方式的第二顯示裝置具備：像素陣列單元，由多個像素以矩陣形狀配置構成；以及驅(qū)動電路，驅(qū)動多個像素。驅(qū)動電路具有：掃描電路，以每個所定單位掃描多個像素；以及控制電路，控制掃描電路。掃描電路具有與上述第二驅(qū)動電路同樣的構成要素。

附圖說明

圖1是本技術的第一實施方式的顯示裝置的概略結構圖。

圖2是表示各個像素的電路結構的一個例子的圖。

圖3是表示寫入掃描儀的電路結構的一個例子的圖。

圖4是表示寄存器電路的電路結構的一個例子的圖。

圖5是表示移位寄存電路的輸入輸出波形的一個例子的圖。

圖6是表示從熄滅到發(fā)光期間的像素動作的一個例子的圖。

圖7是表示比較例的寫入掃描儀的電路結構的一個例子的圖。

圖8是表示比較例的寄存器電路的電路結構的一個例子的圖。

圖9是表示比較例的移位寄存電路的輸入輸出波形的一個例子的圖。

圖10是表示比較例的移位寄存電路的輸入輸出波形的一個例子的圖。

圖11是表示輸入電路的電路結構的一個例子的圖。

圖12是表示復位電路的電路結構的一個例子的圖。

圖13是表示寄存器電路的電路結構的一個例子的圖。

圖14是表示寄存器電路的電路結構的一個例子的圖。

圖15是表示寄存器電路的電路結構的一個例子的圖。

圖16是表示輸入電路的電路結構的一個例子的圖。

圖17是表示輸入電路的電路結構的一個例子的圖。

圖18是表示本技術的第二實施方式的顯示裝置的寄存器電路的電路結構的一個例子的圖。

圖19是表示寄存器電路的電路結構的一個例子的圖。

圖20是表示輸出穩(wěn)定電路的電路結構的一個例子的圖。

圖21是表示寄存器電路的電路結構的一個例子的圖。

圖22是表示上述各種實施方式的顯示裝置的一個應用例的外觀的立體圖。

符號的說明

1 顯示裝置

10 像素陣列單元

11 像素

12 像素電路

13 有機EL元件

20 控制器

21 視頻信號處理電路

22 時序生成電路

23 電源電路

30 驅(qū)動器

31 水平選擇器

32,132 寫入掃描儀

32A,132A 移位寄存電路

32a 輸出電路

32b 輸入電路

32c 復位電路

32d 輸出穩(wěn)定電路

32e 輸入穩(wěn)定電路

32f 柵極穩(wěn)定電路

33 電源掃描儀

A,B 柵極端子

ck,xck 時鐘線

ck1,ck2,ck3 截止控制線

Cs1,Cs2 電容元件

Din 視頻信號

DSL 電源線

DTL 信號線

en1,en2,en3 傳送控制線

en 使能端子

in 輸入端子

onck,offck 時鐘端子

out,out1,out2,out3 輸出端子

p1,p2,p3,p4,p5,p6 導電通路

ss,ss2 電源端子

SR,SR1,SR2,SR3,…,SRn,SRa,SRb,SRc,SRd 寄存器電路

st 輸入信號

ST 開始端子

T1,T2,T3,T4,T5,T6,T7,t1,t2,t3,t4,t5,t6 時刻

Tin 同步信號

Tr1 驅(qū)動晶體管

Tr2 寫入晶體管

Tr11,Tr12,Tr13,Tr14,Tr15,Tr16,Tr17,Tr18,Tr21,Tr22,Tr23,Tr24,Tr25,Tr26 晶體管

Vcc,Vofs,Vss 固定電壓

Vg 柵極電壓

Vgs 柵極-源極之間電壓

Von 開通電壓

Voff 關斷電壓

Vs 源極電壓

Vsig 信號電壓

WSL 掃描線

具體實施方式

下面參照附圖對本技術的實施方式進行詳細說明。再有，說明按以下的順序進行。

1.第一實施方式(顯示裝置)

2.變形例(顯示裝置)

3.第二實施方式(顯示裝置)

4.應用例(電子設備)

<1.第一實施方式>

[結構]

圖1表示本技術的第一實施方式的顯示裝置1的概略結構。顯示裝置1例如具備像素陣列單元10、控制器20和驅(qū)動器30?？刂破?0和驅(qū)動器30對應于本技術的“驅(qū)動電路”的一個具體例子。像素陣列單元10由多個像素11以矩陣形狀配置構成?？刂破?0和驅(qū)動器30根據(jù)從外部輸入的視頻信號Din和同步信號Tin，驅(qū)動多個像素11。

(像素陣列單元10)

圖2表示包含于像素陣列單元10的各個像素11的電路結構的一個例子。像素陣列單元10由控制器20和驅(qū)動器30有源矩陣驅(qū)動各個像素11，由此根據(jù)從外部輸入的視頻信號Din和同步信號Tin表示圖像。像素陣列單元10具有：在行方向上延伸的多根掃描線WSL和多根電源線DSL、在列方向上延伸的多根信號線DTL、以及在每個掃描線WSL與信號線DTL互相交叉的地方設置1個像素而構成的多個像素11。

掃描線WSL用于選擇各個像素11，將以每個所定單位(例如像素行)選擇各個像素11的選擇脈沖提供給各個像素11。信號線DTL用于將對應于視頻信號Din的信號電壓Vsig提供給各個像素11，將包含信號電壓Vsig的數(shù)據(jù)脈沖提供給各個像素11。電源線DSL用于向各個像素11供給電力。

各個像素11例如具有像素電路12和有機EL元件13。有機EL元件13例如具有依次積層有陽極電極、有機層和陰極電極的結構。有機EL元件13具有元件電容器。像素電路12控制有機EL元件13的發(fā)光·熄滅。像素電路12具有通過后述的寫入掃描來保持寫入各個像素11的電壓的功能。像素電路12例如以包含驅(qū)動晶體管Tr1、寫入晶體管Tr2和儲存電容器Cs1的方式構成。

寫入晶體管Tr2控制對驅(qū)動晶體管Tr1的柵極施加對應于視頻信號Din的信號電壓Vsig。具體地說，寫入晶體管Tr2對信號線DTL的電壓進行取樣，并且將取樣得到的電壓寫入驅(qū)動晶體管Tr1的柵極。驅(qū)動晶體管Tr1與有機EL元件13串聯(lián)。驅(qū)動晶體管Tr1驅(qū)動有機EL元件13。驅(qū)動晶體管Tr1根據(jù)由寫入晶體管Tr2取樣得到的電壓的大小控制流經(jīng)有機EL元件13的電流。儲存電容器Cs1用于保持驅(qū)動晶體管Tr1的柵極-源極之間的所定電壓。儲存電容器Cs1具有在后述的待機期間中使驅(qū)動晶體管Tr1的柵極-源極之間的電壓Vgs保持一定的作用。再有，像素電路12可以是對上述2Tr1C的電路附加各種電容器、晶體管的電路結構，也可以是與上述2Tr1C的電路結構不同的電路結構。

驅(qū)動晶體管Tr1和寫入晶體管Tr2例如由n溝道MOS型薄膜晶體管(TFT(Thin Film Transistor))形成。再有，這些晶體管也可以由p溝道MOS型TFT形成。這些晶體管是增強型的情況如下所述，但是這些晶體管也可以是耗盡型。

各根信號線DTL與后述的水平選擇器31的輸出端(未圖示)、和寫入晶體管Tr2的源極或漏極連接。各根掃描線WSL與后述的寫入掃描儀32的輸出端(未圖示)、和寫入晶體管Tr2的柵極連接。各根電源線DSL與輸出固定電壓的電源輸出端(未圖示)、和驅(qū)動晶體管Tr1的源極或漏極連接。

寫入晶體管Tr2的柵極連接于掃描線WSL。寫入晶體管Tr2的源極或漏極連接于信號線DTL。寫入晶體管Tr2的源極和漏極中未連接于信號線DTL的端子與驅(qū)動晶體管Tr1的柵極連接。驅(qū)動晶體管Tr1的源極或漏極連接于電源線DSL。驅(qū)動晶體管Tr1的源極和漏極中未連接于電源線DSL的端子與有機EL元件13的陽極連接。儲存電容器Cs1的一端連接于驅(qū)動晶體管Tr1的柵極。儲存電容器Cs1的另一端與驅(qū)動晶體管Tr1的源極和漏極中有機EL元件13一側的端子連接。

驅(qū)動器30例如具有水平選擇器31、寫入掃描儀32和電源掃描儀33。寫入掃描儀32對應于本技術的“驅(qū)動電路”、“掃描電路”的一個具體例子。

水平選擇器31例如對應(同步)于控制信號的輸入，將從視頻信號處理電路21輸入的模擬信號電壓Vsig施加于各根信號線DTL。水平選擇器31例如可以輸出2種電壓(Vofs、Vsig)。具體地說，水平選擇器31通過信號線DTL向由寫入掃描儀32選擇的像素11供給2種電壓(Vofs、Vsig)。信號電壓Vsig是對應于視頻信號Din的電壓值。固定電壓Vofs是與視頻信號Din無關的恒定電壓。信號電壓Vsig的最小電壓比固定電壓Vofs低，信號電壓Vsig的最大電壓比固定電壓Vofs高。水平選擇器31在每1個水平期間，向各根信號線DTL輸出包含信號電壓Vsig的數(shù)據(jù)脈沖。水平選擇器31向各根信號線DTL輸出作為數(shù)據(jù)脈沖的由信號電壓Vsig和固定電壓Vofs的2個值構成的脈沖。

寫入掃描儀32以每個所定單位掃描多個像素11。具體地說，寫入掃描儀32在一幀期間，向各根掃描線WSL依次輸出選擇脈沖。寫入掃描儀32例如對應(同步)于控制信號的輸入，通過以所定的順序選擇多根掃描線WSL，來以希望的順序?qū)嵭虚撝笛a正的準備、閾值補正、信號電壓Vsig的寫入、電子移動性補正和發(fā)光。在這里，閾值補正的準備是指將驅(qū)動晶體管Tr1的柵極電壓初始化(具體地說成為Vofs)。閾值補正是指使驅(qū)動晶體管Tr1的柵極-源極之間的電壓Vgs接近驅(qū)動晶體管Tr1的閾值電壓的補正動作。信號電壓Vsig的寫入(信號寫入)是指對驅(qū)動晶體管Tr1的柵極，通過寫入晶體管Tr2寫入信號電壓Vsig的動作。電子移動性補正是指根據(jù)驅(qū)動晶體管Tr1的電子移動性的大小，對在驅(qū)動晶體管Tr1的柵極-源極之間保持的電壓(柵極-源極之間的電壓Vgs)進行補正的動作。信號寫入與電子移動性補正可以在互相不同的時間進行。在本實施方式中，寫入掃描儀32通過將1個選擇脈沖向掃描線WSL輸出，來同時(或者不間斷地連續(xù))進行信號寫入與電子移動性補正。

寫入掃描儀32例如可以輸出2種電壓(Von、Voff)。具體地說，寫入掃描儀32通過掃描線WSL向驅(qū)動對象的像素11供給2種電壓(Von、Voff)，進行寫入晶體管Tr2的開關控制。開通電壓Von大于等于寫入晶體管Tr2的開通電壓。開通電壓Von是在后述的“閾值補正準備期間”、“閾值補正期間”、“信號寫入·電子移動性補正期間”等從寫入掃描儀32輸出的選擇脈沖的峰值。關斷電壓Voff小于寫入晶體管Tr2的開通電壓，并且小于開通電壓Von。

其次，對寫入掃描儀32的電路結構進行說明。圖3是表示寫入掃描儀32的電路結構的一個例子的圖。寫入掃描儀32具有：由多個寄存器電路SR(SR1,SR2,SR3,…,SRn)串聯(lián)而成的移位寄存電路32A、和連接于移位寄存電路32A的多根控制信號線。寄存器電路SR對應于本技術的“寄存器電路”的一個具體例子。移位寄存電路32A對應于本技術的“移位寄存電路”的一個具體例子。寫入掃描儀32也可以具有連接于移位寄存電路32A的輸出端子(out1,out2,out3,…,outn)的邏輯電路、緩沖電路等。

多根控制信號線具有：3根截止控制線ck1,ck2,ck3、和3根傳送控制線en1,en2,en3。3根截止控制線ck1,ck2,ck3與3根傳送控制線en1,en2,en3對應于本技術的“多根控制信號線”的一個具體例子。截止控制線ck1對應于本技術的“第二控制信號線”的一個具體例子。截止控制線ck2對應于本技術的“第五控制信號線”的一個具體例子。截止控制線ck3對應于本技術的“第三控制信號線”的一個具體例子。傳送控制線en1對應于本技術的“第六控制信號線”的一個具體例子。傳送控制線en2對應于本技術的“第一控制信號線”的一個具體例子。傳送控制線en3對應于本技術的“第四控制信號線”的一個具體例子。

各個寄存器電路SR(SR1,SR2,SR3,…,SRn)互相具有同樣的電路結構。多個寄存器電路SR(SR1,SR2,SR3,…,SRn)根據(jù)與多根控制信號線的連接樣態(tài)，分成3種。多個寄存器電路SR(SR1,SR2,SR3,…,SRn)中的一部分的多個寄存器電路SRa(a＝1+3m(m為0以上的整數(shù)))連接于截止控制線ck1、截止控制線ck3和傳送控制線en2。寄存器電路SRa對應于本技術的“第一寄存器電路”的一個具體例子。在各個寄存器電路SRa中，后述的使能端子en連接于傳送控制線en2，后述的時鐘端子onck連接于截止控制線ck1，后述的時鐘端子offck連接于截止控制線ck3。

多個寄存器電路SR(SR1,SR2,SR3,…,SRn)除了具有多個寄存器電路SRa之外，還具有多個寄存器電路SRb(b＝2+3m(m為0以上的整數(shù)))和多個寄存器電路SRc(c＝3+3m(m為0以上的整數(shù)))。寄存器電路SRb對應于本技術的“第二寄存器電路”的一個具體例子。寄存器電路SRc對應于本技術的“第三寄存器電路”的一個具體例子。多個寄存器電路SRb連接于截止控制線ck1、截止控制線ck2和傳送控制線en3。在各個寄存器電路SRb中，后述的使能端子en連接于傳送控制線en3，后述的時鐘端子onck連接于截止控制線ck2，后述的時鐘端子offck連接于截止控制線ck1。多個寄存器電路SRc連接于截止控制線ck2、截止控制線ck3和傳送控制線en1。在各個寄存器電路SRc中，后述的使能端子en連接于傳送控制線en1，后述的時鐘端子onck連接于截止控制線ck3，后述的時鐘端子offck連接于截止控制線ck2。

圖4表示各個寄存器電路SR的電路結構的一個例子。各個寄存器電路SR例如具有：輸出電路32a、輸入電路32b和復位電路32c。輸出電路32a對應于本技術的“輸出電路”的一個具體例子。輸入電路32b對應于本技術的“輸入電路”的一個具體例子。復位電路32c對應于本技術的“復位電路”的一個具體例子。具體地說，寄存器電路SRa具有的輸出電路32a對應于本技術的“第一輸出電路”的一個具體例子，寄存器電路SRb具有的輸出電路32a對應于本技術的“第二輸出電路”的一個具體例子，寄存器電路SRc具有的輸出電路32a對應于本技術的“第三輸出電路”的一個具體例子，寄存器電路SRa具有的輸出電路32b對應于本技術的“第一輸入電路”的一個具體例子，寄存器電路SRb具有的輸出電路32b對應于本技術的“第二輸入電路”的一個具體例子，寄存器電路SRc具有的輸出電路32b對應于本技術的“第三輸入電路”的一個具體例子，寄存器電路SRa具有的輸出電路32c對應于本技術的“第一復位電路”的一個具體例子，寄存器電路SRb具有的輸出電路32c對應于本技術的“第二復位電路”的一個具體例子，寄存器電路SRc具有的輸出電路32c對應于本技術的“第三復位電路”的一個具體例子。

輸出電路32a具有：設置在使能端子en與輸出端子out之間的導電通路p1上的晶體管Tr11、和設置在電源端子ss與輸出端子out之間的導電通路p2上的晶體管Tr12。在這里，“導電通路”是不僅包含用配線連接的樣態(tài)，還包含存在作為電路的通路的概念。輸出電路32a進一步具有保持晶體管Tr11的柵極端子與輸出端子out的電位差的儲存電容器Cs2。電源端子ss是施加有用于使輸出端子out的電壓為Lo電平的固定電壓Vss的端子。

使能端子en對應于本技術的“第一控制端子”的一個具體例子。輸出端子out對應于本技術的“輸出端子”的一個具體例子。導電通路p1對應于本技術的“第一導電通路”的一個具體例子。晶體管Tr11對應于本技術的“第一晶體管”的一個具體例子。電源端子ss對應于本技術的“第一電源端子”的一個具體例子。導電通路p2對應于本技術的“第二導電通路”的一個具體例子。晶體管Tr12對應于本技術的“第二晶體管”的一個具體例子。儲存電容器Cs2對應于本技術的“儲存電容器”的一個具體例子。

輸入電路32b向輸出電路32a的輸入端子(晶體管Tr11的柵極端子A)輸出輸入到輸入端子in的輸入信號。輸入電路32b具有：設置在輸入端子in與晶體管Tr11的柵極端子A之間的導電通路p3上的晶體管Tr13、和設置在時鐘端子onck與晶體管Tr13的柵極端子之間的導電通路p4上且柵極端子連接于輸入端子in的晶體管Tr15。

輸入端子in對應于本技術的“輸入端子”的一個具體例子。導電通路p3對應于本技術的“第三導電通路”的一個具體例子。晶體管Tr13對應于本技術的“第三晶體管”的一個具體例子。時鐘端子onck對應于本技術的“第二控制端子”的一個具體例子。導電通路p4對應于本技術的“第四導電通路”的一個具體例子。晶體管Tr15對應于本技術的“第四晶體管”的一個具體例子。

復位電路32c使輸出電路32a的輸入端子(晶體管Tr11的柵極端子A)的電壓恢復成所定的值。復位電路32c具有：設置在電源端子ss2與晶體管Tr11的柵極端子A之間的導電通路p5上的晶體管Tr14；以及連接時鐘端子offck、晶體管Tr14的柵極端子和晶體管Tr12的柵極端子的導電通路p6。電源端子ss2是施加有用于使晶體管Tr11的柵極端子A的電壓為Lo電平的固定電壓Vss2的端子。固定電壓Vss2例如是晶體管Tr14的閾值電壓(例如為-3V)。

電源端子ss2對應于本技術的“第二電源端子”的一個具體例子。導電通路p5對應于本技術的“第五導電通路”的一個具體例子。晶體管Tr14對應于本技術的“第五晶體管”的一個具體例子。時鐘端子offck對應于本技術的“第三控制端子”的一個具體例子。導電通路p6對應于本技術的“第六導電通路”的一個具體例子。

電源掃描儀33例如對應(同步)于控制信號的輸入，以每個所定單位依次選擇多根電源線DSL。電源掃描儀33例如可以輸出2種電壓(Vcc、Vss)。具體地說，電源掃描儀33通過電源線DSL向由寫入掃描儀32選擇的像素11供給2種電壓(Vcc、Vss)。固定電壓Vss比有機EL元件13的閾值電壓Vel與有機EL元件13的陰極電壓Vcath加在一起的電壓(Vel+Vcath)低。固定電壓Vcc比電壓(Vel+Vcath)高。

在這里，晶體管Tr11,Tr12,Tr13,Tr14,Tr15例如由n溝道MOS型薄膜晶體管(TFT)形成。再有，這些晶體管Tr11,Tr12,Tr13,Tr14,Tr15也可以由p溝道MOS型TFT形成。這些晶體管Tr11,Tr12,Tr13,Tr14,Tr15是耗盡型的情況如下所述，但是這些晶體管Tr11,Tr12,Tr13,Tr14,Tr15也可以是增強型。

(控制器20)

其次，對控制器20進行說明?？刂破?0例如具有視頻信號處理電路21、時序生成電路22和電源電路23。時序生成電路22對應于本技術的“控制電路”的一個具體例子。視頻信號處理電路21例如對從外部輸入的數(shù)字視頻信號Din進行所定的補正，并且根據(jù)由此獲得的視頻信號生成信號電壓Vsig。視頻信號處理電路21例如將生成的信號電壓Vsig向水平選擇器31輸出。作為所定的補正，例如可以列舉伽瑪補正、過驅(qū)動補正等。時序生成電路22進行控制，以使驅(qū)動器30內(nèi)的各個電路聯(lián)動動作。時序生成電路22例如對應(同步)于從外部輸入的同步信號Tin，對驅(qū)動器30內(nèi)的各個電路輸出控制信號。電源電路23生成在水平選擇器31、寫入掃描儀32、電源掃描儀33、視頻信號處理電路21和時序生成電路22等各種電路中必需的各種固定電壓，加以供給。電源電路23例如生成Vss(＝0V)、Vss2(＝-3V)、Vcc(＝20V)等，提供給上述各種電路。

其次，對寫入掃描儀32的輸入輸出波形說明。圖5表示寫入掃描儀32的輸入輸出波形的一個例子。圖5的(A)表示施加在傳送控制線en1和截止控制線ck1上的控制信號的一個例子。圖5的(B)表示施加在傳送控制線en2和截止控制線ck2上的控制信號的一個例子。圖5的(C)表示施加在傳送控制線en3和截止控制線ck3上的控制信號的一個例子。圖5的(D)表示施加在移位寄存電路32A的第一(最前的)移動段即寄存器電路SR1的輸入端子in上的輸入信號st的一個例子。圖5的(E)表示寄存器電路SR1的從輸出端子out1輸出的信號的一個例子。圖5的(F)表示移位寄存電路32A的第二移動段即寄存器電路SR2的從輸出端子out2輸出的信號的一個例子。圖5的(G)表示移位寄存電路32A的第三移動段即寄存器電路SR3的從輸出端子out3輸出的信號的一個例子。圖5的(H)表示輸入寄存器電路SR1的晶體管Tr11的柵極端子A的信號的一個例子。

時序生成電路22對截止控制線ck1～ck3施加三相時鐘信號(控制信號)，并且對傳送控制線en1～en3施加三相使能信號(控制信號)。三相時鐘信號不僅具有互相不同的相位，而且具有高電平期間沒有互相重復的共同的波形。三相使能信號不僅具有互相不同的相位，而且具有高電平期間沒有互相重復的共同的波形。時序生成電路22例如統(tǒng)一對截止控制線ck1施加的時鐘信號與對傳送控制線en1施加的使能信號的相位。時序生成電路22例如統(tǒng)一對截止控制線ck2施加的時鐘信號與對傳送控制線en2施加的使能信號的相位。時序生成電路22例如統(tǒng)一對截止控制線ck3施加的時鐘信號與對傳送控制線en3施加的使能信號的相位。

再有，時序生成電路22也可以在三相使能信號的高電平期間沒有互相重復的范圍內(nèi)，將對傳送控制線en1施加的使能信號的相位，從對截止控制線ck1施加的時鐘信號的相位錯開。時序生成電路22也可以將對傳送控制線en1施加的使能信號的時刻t1～t2期間內(nèi)的脈沖的上升·下降的時間，從對截止控制線ck1施加的時鐘信號的時刻t1～t2期間內(nèi)的脈沖的上升·下降的時間錯開。時序生成電路22也可以在三相使能信號的高電平期間沒有互相重復的范圍內(nèi)，將對傳送控制線en2施加的使能信號的相位，從對截止控制線ck2施加的時鐘信號的相位錯開。時序生成電路22也可以將對傳送控制線en2施加的使能信號的時刻t2～t3期間內(nèi)的脈沖的上升·下降的時間，從對截止控制線ck2施加的時鐘信號的時刻t2～t3期間內(nèi)的脈沖的上升·下降的時間錯開。時序生成電路22也可以在三相使能信號的高電平期間沒有互相重復的范圍內(nèi)，將對傳送控制線en3施加的使能信號的相位，從對截止控制線ck3施加的時鐘信號的相位錯開。時序生成電路22例如也可以將對傳送控制線en3施加的使能信號的時刻t3～t4期間內(nèi)的脈沖的上升·下降的時間，從對截止控制線ck3施加的時鐘信號的時刻t3～t4期間內(nèi)的脈沖的上升·下降的時間錯開。

時序生成電路22將時鐘信號的Hi電平(高電平)設定為比晶體管Tr11～Tr15的閾值電壓Vth高的電壓，例如設定為20V。時序生成電路22例如將時鐘信號的Lo電平(低電平)設定為晶體管Tr11～Tr15的閾值電壓Vth以下的電壓，例如設定為晶體管Tr11～Tr15的閾值電壓Vth(例如-3V)。時序生成電路22例如將使能信號Hi電平設定為比0V高的電壓(例如20V)，將使能信號Lo電平設定為0V。時序生成電路22例如以使對寄存器電路SR1的輸入端子in施加的輸入信號st、與對截止控制線ck1施加的時鐘信號同時為Hi的方式，調(diào)整信號相位。再有，時序生成電路22也可以在輸入信號st與對截止控制線ck1施加的時鐘信號同時為Hi的期間產(chǎn)生的范圍內(nèi)，將輸入信號st的相位從對截止控制線ck1施加的時鐘信號的相位錯開。

在移位寄存電路32A中，在時刻t1，如果對寄存器電路SR1的輸入端子in輸入輸入信號st，對截止控制線ck1輸入時鐘信號，那么寄存器電路SR1的柵極端子A被設定為Hi。在從時刻t1經(jīng)過1H后的時刻t2，如果對傳送控制線en2輸入使能信號，那么寄存器電路SR1的柵極端子A的電壓自舉(bootstrap)，晶體管Tr11開通。其結果是：從寄存器電路SR1的輸出端子out1輸出傳送控制線en2的電壓(例如20V)。在從時刻t2經(jīng)過1H后的時刻t3，如果對截止控制線ck3輸入時鐘信號，那么寄存器電路SR1的柵極端子A復位成Lo(例如-3V)。

在從時刻t3經(jīng)過1H后的時刻t4，如果對截止控制線ck1輸入使能信號，那么晶體管Tr13的柵極電壓從Lo(例如-3V)上升到Vss-Vth(例如0V-Vth)。再有，這里的Vth是晶體管Tr15的閾值電壓。例如，晶體管Tr13的柵極電壓上升到3V。于是，晶體管Tr13開通，柵極端子A的電壓上升到0V。在晶體管Tr14為耗盡型時，貫通電流從輸入端子in流入電源端子ss2。這時，由晶體管Tr13和晶體管Tr14的電阻比決定柵極端子A的電壓。因此，晶體管Tr13和晶體管Tr14的電阻比為不容易使晶體管Tr11開通的數(shù)值。例如以通過電阻分割，使晶體管Tr13側的電阻值為高電阻值、晶體管Tr14側的電阻值為低電阻值的方式，調(diào)整晶體管Tr13和晶體管Tr14的電阻比。

在從時刻t4經(jīng)過1H后的時刻t5之前，如果對截止控制線ck1的使能信號變成Lo，那么柵極端子A的電壓被固定為固定電壓Vss2(例如-3V)。

[動作]

其次，對本實施方式的顯示裝置1的動作(從熄滅到發(fā)光的動作)進行說明。在本實施方式中，為了在即使有機EL元件13的I-V特性經(jīng)時變化的情況下，也不受其影響而能使有機EL元件13的發(fā)光亮度保持一定，編入了對有機EL元件13的I-V特性的變動進行的補償動作。進一步說，在本實施方式中，為了在即使驅(qū)動晶體管Tr1的閾值電壓、電子移動性經(jīng)時變化的情況下，也不受其影響而能使有機EL元件13的發(fā)光亮度保持一定，編入了對上述閾值電壓、上述電子移動性的變動進行的補正動作。

圖6表示著眼于1個像素11時的對信號線DTL、掃描線WSL和電源線DSL施加的電壓以及驅(qū)動晶體管Tr1的柵極電壓Vg和源極電壓Vs的經(jīng)時變化的一個例子。

(閾值補正準備期間)

首先，控制器20和驅(qū)動器30進行使驅(qū)動晶體管Tr1的柵極-源極之間的電壓Vgs接近驅(qū)動晶體管Tr1的閾值電壓的閾值補正的準備。具體地說，掃描線WSL的電壓為Voff，信號線DTL的電壓為Vofs，電源線DSL的電壓為Vcc時(也就是有機EL元件13發(fā)光時)，電源掃描儀33根據(jù)控制信號將電源線DSL的電壓從Vcc降低到Vss(T1)。于是，源極電壓Vs下降到Vss，有機EL元件13熄滅。這時，由于通過儲存電容器Cs1的驅(qū)動晶體管Tr1的柵極與源極的耦合，柵極電壓Vg也下降。其次，在電源線DSL的電壓為Vss且信號線DTL的電壓為Vofs的期間，寫入掃描儀32根據(jù)控制信號將掃描線WSL的電壓從Voff提高到Von(T2)。于是，柵極電壓Vg下降到Vofs。

(閾值補正期間)

其次，控制器20和驅(qū)動器30進行驅(qū)動晶體管Tr1的閾值補正。具體地說，在信號線DTL的電壓為Vofs且掃描線WSL的電壓為Von的期間，電源掃描儀33根據(jù)控制信號將電源線DSL的電壓Vss提高到Vcc(T3)。于是，電流流入驅(qū)動晶體管Tr1的漏極-源極之間，源極電壓Vs上升。這時，在源極電壓Vs比Vofs-Vth低的情況(閾值補正還沒有完成的情況)下，電流流入驅(qū)動晶體管Tr1的漏極-源極之間，直到驅(qū)動晶體管Tr1截止(直到柵極-源極之間的電壓Vgs為Vth)。因此，柵極電壓Vg保持在Vofs，源極電壓Vs上升，其結果是：儲存電容器Cs1被Vth充電，柵極-源極之間電壓Vgs成為Vth。

之后，在水平選擇器31根據(jù)控制信號將信號線DTL的電壓從Vofs轉換成Vsig之前，寫入掃描儀32根據(jù)控制信號將掃描線WSL的電壓從Von降低到Voff(T4)。于是，因為驅(qū)動晶體管Tr1的柵極浮置(floating)，所以能夠不管信號線DTL的電壓大小而將柵極-源極之間的電壓Vgs維持在Vth。這樣，通過將柵極-源極之間的電壓Vgs設定為Vth，即使在每個像素電路12中驅(qū)動晶體管Tr1的閾值電壓Vth有偏差的情況下，也能夠使有機EL元件13的發(fā)光亮度沒有偏差。

(待機期間)

之后，在待機期間中，水平選擇器31將信號線DTL的電壓從Vofs轉換到Vsig。

(信號寫入·電子移動性補正期間)

在待機期間結束之后(也就是閾值補正完成之后)，控制器20和驅(qū)動器30進行對應于視頻信號Din的信號電壓Vsig的寫入和電子移動性補正。具體地說，在信號線DTL的電壓為Vsig且電源線DSL的電壓為Vcc的期間，寫入掃描儀32根據(jù)控制信號將掃描線WSL的電壓從Voff提高到Von(T5)，將驅(qū)動晶體管Tr1的柵極連接于信號線DTL。于是，驅(qū)動晶體管Tr1的柵極電壓Vg成為信號線DTL的電壓Vsig。這時，有機EL元件13的陽極電壓在這個階段還比有機EL元件13的閾值電壓Vel小，有機EL元件13截止。為此，因為柵極-源極之間的電流流入有機EL元件13的元件電容器Coled，元件電容器Coled被充電，所以源極電壓Vs僅上升ΔVs，不久柵極-源極之間的電壓Vgs成為Vsig+Vth-ΔVs。這樣做，可以在寫入的同時進行電子移動性補正。在這里，因為驅(qū)動晶體管Tr1的電子移動性越大，ΔVs也越大，所以通過在發(fā)光前使柵極-源極之間的電壓Vgs僅減小ΔV，能夠消除每個像素11的電子移動性的偏差。

(發(fā)光期間)

最后，寫入掃描儀32根據(jù)控制信號將掃描線WSL的電壓從Von降低到Voff(T6)。于是，驅(qū)動晶體管Tr1的柵極浮置，電流Ids流入驅(qū)動晶體管Tr1的漏極-源極之間，源極電壓Vs上升。其結果是：有機EL元件13被施加有閾值電壓Vel以上的電壓，有機EL元件13以希望的亮度發(fā)光。

[效果]

其次，一邊與比較例對比，一邊對本實施方式的顯示裝置1的效果進行說明。

圖7表示比較例的寫入掃描儀132的電路結構的一個例子。寫入掃描儀132具備：具有多個寄存器電路SRd的移位寄存電路132A、以及連接于移位寄存電路132A的2根時鐘線ck和xck。多個寄存器電路SRd中的奇數(shù)段的寄存器電路SRd的輸入端子in連接于時鐘線ck，多個寄存器電路SRd中的偶數(shù)段的寄存器電路SRd的輸入端子in連接于時鐘線xck。各個寄存器電路SRd的輸出端子out連接于下一個寄存器電路SRd的開始端子ST，并且連接于前一段寄存器電路SRd的結束端子ED。

圖8表示圖7的寄存器電路SRd的電路結構的一個例子。寄存器電路SRd具有：包含晶體管Tr21、Tr22和儲存電容器Cs21的輸出電路；包含晶體管Tr23、Tr24的開始電路；以及包含晶體管Tr25、Tr26的停止電路。晶體管Tr21、Tr22串聯(lián)于輸入端子in與電源端子ss之間，晶體管Tr21與晶體管Tr22的連接點為輸出端子out。儲存電容器Cs21連接于晶體管Tr21的柵極-源極之間。晶體管Tr23與Tr25并聯(lián)且分別連接于晶體管Tr21的柵極端子A，晶體管Tr24與Tr26并聯(lián)且分別連接于晶體管Tr22的柵極端子B。晶體管Tr23、Tr24的柵極端子連接于開始端子ST，晶體管Tr25、Tr26的柵極端子連接于結束端子ED。

圖9表示圖7的寄存器電路SRd的輸入輸出波形的一個例子。圖9的(A)表示施加在時鐘線ck上的控制信號的一個例子。圖9的(B)表示施加在時鐘線xck上的控制信號的一個例子。圖9的(C)表示施加在開始端子ST上的控制信號的一個例子。圖9的(D)表示移位寄存電路132A的最前的移動段即寄存器電路SRd的輸出端子out1的信號的一個例子。圖9的(E)表示移位寄存電路132A的第二移動段即寄存器電路SRd的輸出端子out2的信號的一個例子。圖9的(F)表示移位寄存電路132A的第三移動段即寄存器電路SRd的輸出端子out3的信號的一個例子。

圖10表示圖7的寄存器電路SRd的輸入輸出波形的一個例子。圖10的(A)表示施加在開始端子ST上的控制信號的一個例子。圖10的(B)表示施加在結束端子ED上的控制信號的一個例子。圖10的(C)表示施加在時鐘線ck(輸入端子in)上的控制信號的一個例子。圖10的(D)表示施加在晶體管Tr21的柵極端子A的信號的一個例子。圖10的(E)表示施加在晶體管Tr22的柵極端子B的信號的一個例子。圖10的(F)表示移位寄存電路132A的第一移動段即寄存器電路SRd的輸出端子out1的信號的一個例子。

在比較例中，對2根時鐘線ck、xck施加二相的時鐘信號。這時，如果對第一移動段即寄存器電路SRd的開始端子ST施加啟始脈沖，那么柵極端子A被施加Hi(＝Vdd)。其次，如果對時鐘線ck輸入時鐘信號，那么晶體管Tr21開通，從第一移動段即寄存器電路SRd的輸出端子out1輸出對應于啟始脈沖的脈沖。其次，因為對時鐘線ck的時鐘信號的輸入停止，所以從輸出端子out1的信號輸出停止。

然而，在上述寄存器電路SRd中，例如在從第一移動段即寄存器電路SRd的輸出端子out1輸出對應于啟始脈沖的脈沖時，有可能從柵極端子A通過晶體管Tr25發(fā)生電流泄漏。在這種情況下，起因于電流泄漏，從輸出端子out1的信號輸出有可能降低。在從輸出端子out1的信號輸出降低的情況下，信號輸出的振幅不充分，有可能不能進行各個像素11的矩陣驅(qū)動。

另一方面，在本實施方式中，在輸入信號的傳輸路徑即導電通路p3內(nèi)設置了晶體管Tr13。進一步說，在時鐘端子onck與晶體管Tr13的柵極端子之間的導電通路p4內(nèi)，設置了根據(jù)輸入信號的輸入進行開關的晶體管Tr15。因此，與沒有設置晶體管Tr15的情況相比，能夠抑制從輸入端子in流向電源端子ss2的貫通電流。另外，因為在晶體管Tr15關斷期間，晶體管Tr13成為高電阻，所以能夠抑制從輸入端子流向電源端子ss2的貫通電流。其結果是：能夠減少起因于電流泄漏的動作不良。

另外，在本實施方式中，如果晶體管Tr11～Tr16全部是n溝道MOS型薄膜晶體管，那么能夠簡化制造流程。

<2.變形例>

以下對上述實施方式的顯示裝置1的各種變形例進行說明。再有，在下文中，對與上述實施方式的顯示裝置1相同的構成要素附加相同的符號。并且對與上述實施方式的顯示裝置1相同的構成要素的說明，適當加以省略。

[變形例A]

在上述實施方式中，電源掃描儀33也可以具有移位寄存電路32A。另外，在上述實施方式中，多根電源線DSL由電源掃描儀33掃描，也可以對多根電源線DSL施加固定電壓。但是，在那種情況下，控制器20和驅(qū)動器30對多根掃描線WSL、多根信號線DTL施加電壓波形。該電壓波形被調(diào)整為即使全部的電源線DSL為固定電壓，也能夠進行閾值補正、電子移動性補正、信號寫入。在本變形例中，在電源掃描儀33中設置移位寄存電路32A的情況下，能夠減少電源掃描儀33的起因于電流泄漏的動作不良。

[變形例B]

在上述實施方式中，輸入電路32b例如如圖11所示，也可以在導電通路p3內(nèi)進一步具有晶體管Tr16。晶體管Tr16對應于本技術的“第六晶體管”的一個具體例子。在導電通路p3內(nèi)，晶體管Tr16例如設置在比晶體管Tr13更靠近晶體管Tr11的柵極端子的位置，并且柵極端子連接于輸入端子in。這時，晶體管Tr16與其他晶體管(例如晶體管Tr11等)同樣，優(yōu)選為n溝道MOS型薄膜晶體管。在這樣做的情況下，晶體管Tr11的柵極端子A的電壓由晶體管Tr13、Tr16、Tr14的電阻分割決定。因此，在本變形例中，通過晶體管Tr13、Tr16、Tr14的電阻分割的設定，能夠有效地抑制晶體管Tr11的柵極端子A的電壓的起因于貫通電流的增大量。其結果是：能夠減少起因于電流泄漏的動作不良。

[變形例C]

在上述實施方式中，復位電路32c例如如圖12所示，也可以在導電通路p5內(nèi)進一步具有晶體管Tr17。在導電通路p5內(nèi)，晶體管Tr17設置在晶體管Tr14的柵極端子與時鐘端子offck之間的位置，并且柵極端子連接于電源端子dd。電源電路23例如對電源端子dd施加Vdd＝5V。在本變形例中，在導電通路p5內(nèi)設置有晶體管Tr17。因此，例如在晶體管Tr17的閾值電壓為0V的情況下，晶體管Tr12、Tr14的柵極被施加Vdd-Vth＝5-(0)＝5V的電壓。另一方面，在導電通路p5內(nèi)沒有設置晶體管Tr17的情況下，晶體管Tr12、Tr14的柵極被施加時鐘端子offck的電壓的Hi電平(20V)。總之，通過在導電通路p5內(nèi)設置晶體管Tr17，能夠抑制對晶體管Tr12、Tr14的柵極的施加電壓。其結果是：因為能夠抑制晶體管Tr12、Tr14的特性劣化(閾值變動)，所以能夠提高晶體管Tr12、Tr14的可靠性。

[變形例D]

在上述實施方式中，輸出電路32a例如如圖13所示，也可以進一步具有與晶體管Tr12并聯(lián)的晶體管Tr18。晶體管Tr18設置在輸出端子out與電源端子ss之間。晶體管Tr18的源極或漏極連接于輸出端子out，晶體管Tr18的源極和漏極中的未連接于輸出端子out的端子與電源端子ss連接。晶體管Tr18的柵極連接于時鐘端子onck。

在本變形例中，與晶體管Tr12并列配置的晶體管Tr18的柵極連接于時鐘端子onck。因此，例如在時刻t1，在對寄存器電路SR1的輸入端子in輸入輸入信號st、對截止控制線ck1輸入時鐘信號、寄存器電路SR1的柵極端子A設定為Hi時，輸出端子out被固定為Vss。因此，能夠抑制在輸出端子out浮置的情況下產(chǎn)生的時鐘信號向輸出端子out的跳轉。其結果是：因為能夠減少輸出端子out的輸出波形的噪音，所以能夠抑制寄存器電路SR1的誤動作，使寄存器電路1的動作穩(wěn)定。

再有，在本變形例中，輸入電路32b也可以進一步具有上述變形例B所述的晶體管Tr16。因此，能夠減少起因于電流泄漏的動作不良。另外，在本變形例中，復位電路32c也可以進一步具有上述變形例C所述的晶體管Tr17。因此，例如在晶體管Tr17的閾值電壓為0V的情況下，晶體管Tr12、Tr14的柵極被施加Vdd-Vth＝5-(0)＝5V的電壓。另一方面，在導電通路p5內(nèi)沒有設置晶體管Tr17的情況下，晶體管Tr12、Tr14的柵極被施加時鐘端子offck的Hi電壓(20V)?？傊ㄟ^在導電通路p5內(nèi)設置晶體管Tr17，能夠抑制對晶體管Tr12、Tr14的柵極的施加電壓。其結果是：因為能夠抑制晶體管Tr12、Tr14的特性劣化(閾值變動)，所以能夠提高晶體管Tr12、Tr14的可靠性。

[變形例E]

在上述實施方式中，例如如圖14所示，晶體管Tr12的柵極也可以與連接晶體管Tr14的柵極的配線之外的其他配線連接。在這種情況下，時序生成電路22也可以將與輸入晶體管Tr14的柵極的控制信號相同的控制信號施加于晶體管Tr12的柵極，也可以將具有與輸入晶體管Tr14的柵極的控制信號的相位大致相同的相位的控制信號施加于晶體管Tr12的柵極。

[變形例F]

在上述變形例D中，例如如圖15所示，晶體管Tr12的柵極也可以與連接晶體管Tr14的柵極的配線之外的其他配線連接，并且晶體管Tr18的柵極也可以與連接晶體管Tr15的柵極的配線之外的其他配線連接。在這種情況下，時序生成電路22也可以將與通過晶體管Tr15輸入介晶體管Tr13的柵極的控制信號相同的控制信號施加于晶體管Tr18的柵極，也可以將具有與通過晶體管Tr15輸入晶體管Tr13的柵極的控制信號的相位大致相同的相位的控制信號施加于晶體管Tr18的柵極。

[變形例G]

在上述實施方式中，例如如圖16所示，也可以省略晶體管Tr15。即使在這種情況下，因為晶體管Tr13由施加于時鐘端子onck的控制信號進行開關，所以也能夠抑制從輸入端子in流入電源端子ss2的貫通電流。其結果是：能夠減少起因于電流泄漏的動作不良。

[變形例H]

在上述變形例G中，例如如圖17所示，輸入電路32b也可以在導電通路p3內(nèi)進一步具有晶體管Tr16。在導電通路p3內(nèi)，晶體管Tr16例如設置在比晶體管Tr13更靠近晶體管Tr11的柵極端子的位置，并且柵極端子連接于輸入端子in。這時，晶體管Tr16與其他晶體管(例如晶體管Tr11等)同樣，優(yōu)選為n溝道MOS型薄膜晶體管。在這樣做的情況下，晶體管Tr11的柵極端子A的電壓由晶體管Tr13、Tr16、Tr14的電阻分割決定。因此，在本變形例中，通過晶體管Tr13、Tr16、Tr14的電阻分割的設定，能夠有效地抑制晶體管Tr11的柵極端子A的電壓的起因于貫通電流的增大量。其結果是：能夠減少起因于電流泄漏的動作不良。

<3.第二實施方式>

[結構]

其次，對本技術的第二實施方式的顯示裝置進行說明。本實施方式的顯示裝置相當于將上述實施方式及其變形例的顯示裝置1中的包含于寫入掃描儀32的各個寄存器電路SR替換成圖18所示的結構的顯示裝置。在本實施方式中，寄存器電路SR具備：被輸入輸入信號的晶體管Tr13、將與輸入晶體管Tr13的輸入信號同步的信號輸出的晶體管Tr11、以及保持晶體管Tr13的柵極-源極之間的電壓的電容元件Cs2。在第一段以外的多個寄存器電路SR中，關于晶體管Tr13，前一段寄存器電路SR的輸出信號作為輸入信號輸入漏極。寄存器電路SR進一步具備輸出穩(wěn)定電路32d、輸入穩(wěn)定電路32e和柵極穩(wěn)定電路32f。晶體管Tr13對應于本技術的“輸入晶體管”的一個具體例子。晶體管Tr11對應于本技術的“輸出晶體管”的一個具體例子。

本實施方式的顯示裝置例如相當于將上述變形例D的顯示裝置1中的包含于圖13所述的寄存器電路SR的各個構成要素重新分類成圖19所示的多個功能塊的顯示裝置。

在各個寄存器電路SR中，輸出穩(wěn)定電路32d根據(jù)從時序生成電路22輸入的時鐘信號使晶體管Tr13關斷時的輸出端子out的電壓穩(wěn)定化。輸出穩(wěn)定電路32d例如如圖19所示，以包含晶體管Tr12、Tr18的方式構成。輸出穩(wěn)定電路32d例如也可以如圖20所示，省略晶體管Tr18，僅由晶體管Tr12構成。

在各個寄存器電路SR中，輸入穩(wěn)定電路32e根據(jù)從時序生成電路22輸入的時鐘信號使晶體管Tr13關斷時的晶體管Tr13的柵極電壓穩(wěn)定化。輸入穩(wěn)定電路32e例如如圖19所示，以包含被輸入時鐘信號的時鐘端子onck、和設置在時鐘端子onck與晶體管Tr13的柵極之間的導電通路p4上的晶體管Tr15的方式構成。輸入穩(wěn)定電路32e例如也可以以包含晶體管Tr15、Tr16的方式構成。晶體管Tr16與晶體管Tr13串聯(lián)，并且前一段寄存器電路SR的輸出信號輸入晶體管Tr16的柵極。晶體管Tr15對應于本技術的“第一控制晶體管”的一個具體例子。晶體管Tr16對應于本技術的“第二控制晶體管”的一個具體例子。

在各個寄存器電路SR中，柵極穩(wěn)定電路32f根據(jù)從時序生成電路22輸入的時鐘信號使晶體管Tr13關斷時的晶體管Tr11的柵極電壓穩(wěn)定化。柵極穩(wěn)定電路32f例如如圖19所示，以包含晶體管Tr14的方式構成。柵極穩(wěn)定電路32f例如如圖12所示，也可以以包含晶體管Tr14、Tr17的方式構成。

在本實施方式中，電源電路23例如對電源端子ss施加Vss(＝0V)，對電源端子ss2施加Vss2(＝-3V)。電源電路23例如對電源端子ss2施加比施加于電源端子ss的電壓(Vss)低的電壓(Vss2)。時序生成電路22將比施加于電源端子ss的電壓Vss低的電壓作為時鐘信號的Lo電平輸出。在第二段以后的寄存器電路SR中，輸入端子in連接于前一段寄存器電路SR的輸出端子out。在第二段以后的寄存器電路SR中，時序生成電路22將與施加在輸入端子in上的信號相位相同的時鐘信號施加于時鐘端子onck。

在本實施方式中，在圖5的時刻t3，時序生成電路22對截止控制線ck3輸入時鐘信號，將寄存器電路SR的柵極端子A復位成比Vss低的負電壓的Lo電平(例如-3V)。例如，時序生成電路22將柵極端子A復位成僅比Vss低晶體管Tr11的閾值電壓份的負電壓的Lo電平。這時，電源電路23對電源端子ss2、控制端子onck和offck施加比Vss低的負電壓的Lo電平(例如-3V)。因此，在晶體管Tr13的柵極-源極之間，被施加(Lo-Vss2)。例如，電源電路23對電源端子ss2、控制端子onck和offck施加僅比Vss低晶體管Tr11的閾值電壓份的負電壓的Lo電平(例如-3V)。因此，在晶體管Tr13的柵極-源極之間，被施加(Lo-Vss2)。因此，與沒有設置晶體管Tr15的情況相比，能夠抑制從輸入端子in流入電源端子ss2的貫通電流。另外，因為在晶體管Tr15關斷期間，晶體管Tr13為高電阻，所以能夠抑制從輸入端子in流入電源端子ss2的貫通電流。其結果是：能夠減少起因于電流泄漏的動作不良。

在本實施方式中，在晶體管Tr13為耗盡型的n溝道MOS型薄膜晶體管的情況下，輸入穩(wěn)定電路32e例如如圖21所示，優(yōu)選以包含晶體管Tr15、Tr16的方式構成。在這樣做的情況下，晶體管Tr11的柵極端子A的電壓由晶體管Tr13、Tr16、Tr14的電阻分割決定。因此，在本變形例中，通過晶體管Tr13、Tr16、Tr14的電阻分割的設定，能夠有效地抑制晶體管Tr11的柵極端子A的電壓的起因于貫通電流的增大量。其結果是：能夠減少起因于電流泄漏的動作不良。

<3.應用例>

下面對在上述實施方式及其變形例(以下稱為“上述實施方式等”。)中說明的顯示裝置1的應用例進行說明。上述實施方式等的顯示裝置1可以應用于電視機、數(shù)碼相機、筆記本個人電腦、手機等移動終端設備或攝像機等以圖像或映像的形式顯示從外部輸入的視頻信號或在內(nèi)部產(chǎn)生的視頻信號的所有領域的電子設備。

圖22表示本應用例的電子設備2的概略結構例子。電子設備2例如是在可以折疊的2張板狀的殼體中的一方的殼體主面具備顯示面2A的筆記本型的個人電腦。電子設備2具備上述實施方式等的顯示裝置1，例如在顯示面2A的位置具備像素陣列單元10。在本應用例中，因為設置有顯示裝置1，所以能夠抑制電池功耗。

以上雖然列舉實施方式、變形例和應用例說明了本技術，但是本技術并不限于實施方式等，可以作出各種變更。再有，在本說明書中所述的效果僅為例示。本技術的效果不限于在本說明書中所述的效果。本技術也可以具有在本說明書中所述的效果以外的效果。

例如，在實施方式、變形例和應用例中，各個像素11也可以由液晶盒等光調(diào)制器構成。

另外，例如本技術也能夠采用以下結構。

(1)

一種寄存器電路，其中，具備：

輸出電路，具有設置在第一控制端子與輸出端子之間的第一導電通路上的第一晶體管、和設置在第一電源端子與所述輸出端子之間的第二導電通路上的第二晶體管；以及

輸入電路，具有設置在輸入端子與所述第一晶體管的柵極端子之間的第三導電通路上的第三晶體管、和設置在第二控制端子與所述第三晶體管的柵極端子之間的第四導電通路上且柵極端子連接于所述輸入端子的第四晶體管。

(2)

所述(1)所述的寄存器電路，其中，進一步具備復位電路，

所述復位電路具有設置在第二電源端子與所述第一晶體管的柵極端子之間的第五導電通路上的第五晶體管。

(3)

所述(2)所述的寄存器電路，其中，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管和所述第五晶體管是n溝道MOS型薄膜晶體管。

(4)

所述(2)或所述(3)所述的寄存器電路，其中，

所述輸入電路進一步具有第六晶體管，

所述第六晶體管設置在所述第三導電通路上的與所述第三晶體管串聯(lián)的位置、且與所述第五晶體管串聯(lián)，并且所述第六晶體管的柵極端子連接于所述輸入端子。

(5)

所述(1)至所述(4)中的任一項所述的寄存器電路，其中，

所述輸出電路進一步具有儲存電容器，

所述儲存電容器保持所述第一晶體管的柵極端子與所述輸出端子的電位差。

(6)

所述(2)至所述(4)中的任一項所述的寄存器電路，其中，

所述第二晶體管的柵極端子連接于所述第五晶體管的柵極端子，

所述輸出電路進一步具有與所述第二晶體管并聯(lián)且柵極端子連接于所述第二控制端子的晶體管。

(7)

一種驅(qū)動電路，其中，具備：

移位寄存電路，由多個寄存器電路串聯(lián)構成；以及

多根控制信號線，連接于所述移位寄存電路，

包含于多個所述寄存器電路中的多個第一寄存器電路具有：

第一輸出電路，具有設置在連接于多根所述控制信號線中的第一控制信號線的第一控制端子與第一輸出端子之間的第一導電通路上的第一晶體管、和設置在第一電源端子與所述第一輸出端子之間的第二導電通路上的第二晶體管；以及

第一輸入電路，具有設置在第一輸入端子與所述第一晶體管的柵極端子之間的第三導電通路上的第三晶體管、和設置在連接于多根所述控制信號線中的第二控制信號線的第二控制端子與所述第三晶體管的柵極端子之間的第四導電通路上且柵極端子連接于所述第一輸入端子的第四晶體管。

(8)

所述(7)所述的驅(qū)動電路，其中，進一步具備第一復位電路，

所述第一復位電路具有設置在第二電源端子與所述第一晶體管的柵極端子之間的第五導電通路上的第五晶體管、以及與連接于多根所述控制信號線中的第三控制信號線的第三控制端子和所述第五晶體管的柵極端子連接的第六導電通路。

(9)

所述(8)所述的驅(qū)動電路，其中，

多根所述控制信號線除了所述第一～所述第三控制信號線之外，進一步具有第四～第六控制信號線，

多個所述寄存器電路除了多個所述第一寄存器電路之外，具有：

多個第二寄存器電路，連接于所述第二、所述第四和所述第五控制信號線；以及

多個第三寄存器電路，連接于所述第三、所述第五和所述第六控制信號線。

(10)

所述(9)所述的驅(qū)動電路，其中，

各個所述第二寄存器電路具備：

第二輸出電路，具有設置在連接于所述第四控制信號線的第四控制端子與第二輸出端子之間的第七導電通路上的第七晶體管、和設置在第三電源端子與所述第二輸出端子之間的第八導電通路上的第八晶體管；

第二輸入電路，具有設置在第二輸入端子與所述第七晶體管的柵極端子之間的第九導電通路上的第九晶體管、和設置在連接于所述第五控制信號線的第五控制端子與所述第九晶體管的柵極端子之間的第十導電通路上的第十晶體管；以及

第二復位電路，具有設置在第四電源端子與所述第七晶體管的柵極端子之間的第十一導電通路上的第十一晶體管、以及與第六控制端子和所述第十一晶體管的柵極端子連接的第十二導電通路，

各個所述第三寄存器電路具有：

第三輸出電路，具有設置在連接于所述第六控制信號線的第七控制端子與第三輸出端子之間的第十三導電通路上的第十二晶體管、和設置在第五電源端子與所述第三輸出端子之間的第十四導電通路上的第十三晶體管；

第三輸入電路，具有設置在第三輸入端子與所述第十二晶體管的柵極端子之間的第十五導電通路上的第十四晶體管、和設置在連接于所述第三控制信號線的第八控制端子與所述第十四晶體管的柵極端子之間的第十六導電通路上的第十五晶體管；以及

第三復位電路，具有設置在第六電源端子與所述第十二晶體管的柵極端子之間的第十七導電通路上的第十六晶體管、以及與第九控制端子和所述第十六晶體管的柵極端子連接的第十八導電通路。

(11)

所述(8)至所述(10)中的任一項所述的驅(qū)動電路，其中，進一步具備：

電源電路，對所述第一電源端子和所述第二電源端子施加固定電壓；以及

控制電路，對所述第二控制端子和所述第三控制端子施加時鐘信號，

所述電源電路將比施加于所述第一電源端子的電壓低的電壓，施加于所述第二電源端子，

所述控制電路將比施加于所述第一電源端子的電壓低的電壓，作為所述時鐘信號的低電平輸出。

(12)

所述(11)所述的驅(qū)動電路，其中，

所述第一輸入端子連接于前一段寄存器電路的所述第一輸出端子，

所述控制電路將與施加于所述第一輸入端子的信號相位相同的所述時鐘信號，施加于所述第二控制端子。

(13)

一種顯示裝置，其中，具備：

像素陣列單元，由多個像素以矩陣形狀配置構成；以及

驅(qū)動電路，驅(qū)動多個所述像素，

所述驅(qū)動電路具有：

掃描電路，以每個所定單位掃描多個所述像素；以及

控制電路，控制所述掃描電路，

所述掃描電路具有：

移位寄存電路，由多個寄存器電路串聯(lián)構成；以及

多根控制信號線，連接于所述移位寄存電路，

包含于多個所述寄存器電路中的多個寄存器電路具有：

輸出電路，具有設置在連接于多根所述控制信號線中的第一控制信號線的第一控制端子與第一輸出端子之間的第一導電通路上的第一晶體管、和設置在第一電源端子與所述第一輸出端子之間的第二導電通路上的第二晶體管；以及

輸入電路，具有設置在第一輸入端子與所述第一晶體管的柵極端子之間的第三導電通路上的第三晶體管、和設置在連接于多根所述控制信號線中的第二控制信號線的第二控制端子與所述第三晶體管的柵極端子之間的第四導電通路上且柵極端子連接于所述第一輸入端子的第四晶體管。

(14)

所述(13)所述的顯示裝置，其中，進一步具備復位電路，

所述復位電路具有設置在第二電源端子與所述第一晶體管的柵極端子之間的第五導電通路上的第五晶體管、以及與連接于多根所述控制信號線中的第三控制信號線的第三控制端子和所述第五晶體管的柵極端子連接的第六導電通路。

(15)

所述(14)所述的顯示裝置，其中，所述控制電路對所述第一～所述第三控制信號線分別施加三相時鐘信號中的3個時鐘信號。

(16)

一種驅(qū)動電路，其中，具備：

移位寄存電路，由多個寄存器電路串聯(lián)構成；以及

控制電路，對所述移位寄存電路施加時鐘信號，

第一段以外的多個所述寄存器電路具有：

輸入晶體管，前一段所述寄存器電路的輸出信號被作為輸入信號輸入漏極；

輸出晶體管，根據(jù)所述輸入晶體管的源極電壓或與所述源極電壓相關的電壓，控制從源極輸出的輸出信號；

儲存電容器，保持所述輸出晶體管的柵極-源極之間的電壓；以及

輸入穩(wěn)定電路，根據(jù)從所述控制電路輸入的所述時鐘信號，使所述輸入晶體管關斷時的所述輸入晶體管的柵極電壓穩(wěn)定化。

(17)

所述(16)所述的驅(qū)動電路，其中，所述輸入穩(wěn)定電路具有設置在被輸入所述時鐘信號的控制端子與所述輸入晶體管的柵極之間的導電通路上的第一控制晶體管。

(18)

所述(17)所述的驅(qū)動電路，其中，所述輸入穩(wěn)定電路進一步具有與所述輸入晶體管串聯(lián)、且前一段所述寄存器電路的輸出信號被輸入柵極的第二控制晶體管。

(19)

所述(16)至所述(18)中的任一項所述的驅(qū)動電路，其中，

第一段以外的多個所述寄存器電路進一步具有柵極穩(wěn)定電路，

所述柵極穩(wěn)定電路根據(jù)從所述控制電路輸入的所述時鐘信號，使所述輸入晶體管關斷時的所述輸出晶體管的柵極電壓穩(wěn)定化。

(20)

所述(16)至所述(19)中的任一項所述的驅(qū)動電路，其中，

第一段以外的多個所述寄存器電路進一步具有輸出穩(wěn)定電路，

所述輸出穩(wěn)定電路根據(jù)從所述控制電路輸入的所述時鐘信號，使所述輸入晶體管關斷時的從所述輸出晶體管的源極輸出的輸出信號穩(wěn)定化。

(21)

一種顯示裝置，其中，具備：

像素陣列單元，由多個像素以矩陣形狀配置構成；以及

驅(qū)動電路，驅(qū)動多個所述像素，

所述驅(qū)動電路具有：

掃描電路，以每個所定單位掃描多個所述像素；以及

控制電路，控制所述掃描電路，

所述掃描電路具有：

移位寄存電路，由多個寄存器電路串聯(lián)構成；以及

控制電路，對所述移位寄存電路施加時鐘信號，

第一段以外的多個所述寄存器電路具有：

輸入晶體管，前一段所述寄存器電路的輸出信號被作為輸入信號輸入漏極；

輸出晶體管，根據(jù)所述輸入晶體管的源極電壓或與所述源極電壓相關的電壓，控制從源極輸出的輸出信號；

儲存電容器，保持所述輸出晶體管的柵極-源極之間的電壓；以及

輸入穩(wěn)定電路，根據(jù)從所述控制電路輸入的所述時鐘信號，使所述輸入晶體管關斷時的所述輸入晶體管的柵極電壓穩(wěn)定化。

本公開含有涉及在2015年8月25日在日本專利局提交的日本優(yōu)先權專利申請JP2015-166181中公開的主旨，其全部內(nèi)容包括在此，以供參考。

本領域的技術人員應該理解，雖然根據(jù)設計要求和其他因素可能出現(xiàn)各種修改、組合、子組合和可替換項，但是它們均包含在附加的權利要求或它的等同物的范圍內(nèi)。