一種基于綜合可編程器件的圖形發(fā)生器的制造方法
【專利摘要】本發(fā)明屬于圖形產(chǎn)生【技術(shù)領(lǐng)域】，涉及一種基于綜合可編程器件的圖形發(fā)生器。所述圖形發(fā)生器包括相連的綜合可編程器件和DDR3SDRAM幀存器件。其中，綜合可編程器件包括ARM處理器、多端口DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊、時序產(chǎn)生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊和第三緩沖模塊。其中，多端口DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連；時序產(chǎn)生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連。本發(fā)明圖形發(fā)生器可以顯著提高電路集成度和可靠性，降低電路功耗。
【專利說明】一種基于綜合可編程器件的圖形發(fā)生器
【技術(shù)領(lǐng)域】:
[0001]本發(fā)明屬于圖形產(chǎn)生【技術(shù)領(lǐng)域】，涉及一種基于綜合可編程器件的圖形發(fā)生器。
【背景技術(shù)】:
[0002]圖形發(fā)生器是液晶顯示器配套的一個重要部件，由多種數(shù)字電路器件組合而成，主要功能是根據(jù)作圖指令、作圖參數(shù)、數(shù)據(jù)，運(yùn)用各種數(shù)字處理技術(shù)，實(shí)時生成圖形畫面數(shù)據(jù)，以供液晶顯示器顯示?，F(xiàn)有的圖形發(fā)生器一般采用數(shù)字處理器件DSP、可編程邏輯器件FPGA以及隨機(jī)訪問幀存器件SRAM作為主處理部件，數(shù)字處理器運(yùn)行作圖算法程序，負(fù)責(zé)生成圖形數(shù)據(jù)，可編程邏輯器件作為協(xié)處理器協(xié)助完成復(fù)雜圖形數(shù)據(jù)的生成，隨機(jī)訪問幀存器件用于暫存圖形數(shù)據(jù)。
[0003]隨著技術(shù)的發(fā)展，液晶顯示器的分辨率越來越高，需要顯示的畫面內(nèi)容也越來越復(fù)雜，但要求產(chǎn)品的功耗更低、集成度更高，這對圖形產(chǎn)生電路提出了更高的要求。目前已有的圖形發(fā)生器存在以下缺陷:電路規(guī)模龐大、集成度和可靠性不高、圖形產(chǎn)生效率低、功耗高居不下、難以滿足高分辨率和實(shí)時性應(yīng)用需求。

【發(fā)明內(nèi)容】
:
[0004]本發(fā)明的目的:提供一種集成度高、適應(yīng)性強(qiáng)、可靠性高、功耗低、性能優(yōu)異的圖形發(fā)生器。
[0005]為了適應(yīng)機(jī)載座艙液晶顯示器向低功耗、高集成度、輕體量發(fā)展的趨勢，提出一種高集成度、高性能、低功耗圖形發(fā)生器實(shí)現(xiàn)方案，采用綜合可編程器件作為主處理芯片，其集成的ARM處理器作為圖形運(yùn)算主處理器件，采用DDR3SDRAM幀存器件，顯著提高電路集成度。利用綜合可編程器件對DDR3SDRAM幀存器件進(jìn)行寫入、讀取、清空操作，實(shí)現(xiàn)動態(tài)圖形生成與顯示功能。
[0006]本發(fā)明的技術(shù)方案:一種基于綜合可編程器件的圖形發(fā)生器，包括相連的綜合可編程器件和DDR3SDRAM幀存器件，其中，所述綜合可編程器件包括ARM處理器、多端口DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊、時序產(chǎn)生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊。其中多端口 DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連；時序產(chǎn)生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連。
[0007]所述的ARM處理器，用于進(jìn)行繪圖算法運(yùn)算，得到繪圖運(yùn)算數(shù)據(jù)，向多端口DDR3SDRAM控制器發(fā)出寫入操作請求，通過多端口 DDR3SDRAM控制器將繪圖運(yùn)算數(shù)據(jù)寫入DDR3SDRAM幀存器件中的緩沖模塊。
[0008]所述的多端口 DDR3SDRAM控制器，用于對接收到的寫入、讀取、清空三種操作模式進(jìn)行仲裁與優(yōu)先級排序處理。
[0009]所述的DDR3SDRAM幀存讀寫模塊，用于通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中的緩沖模塊發(fā)出讀取和清空操作請求。
[0010]所述的第一數(shù)據(jù)轉(zhuǎn)換模塊，用于將全零信號轉(zhuǎn)換成DDR3SDRAM讀寫模塊可接收的數(shù)據(jù)流格式。
[0011]所述的第二數(shù)據(jù)轉(zhuǎn)換模塊，用于將DDR3SDRAM讀寫模塊送出的數(shù)據(jù)流轉(zhuǎn)換成符合液晶屏驅(qū)動時序標(biāo)準(zhǔn)的數(shù)字RGB視頻信號。
[0012]所述的時序產(chǎn)生模塊，用于產(chǎn)生ARM處理器、多端口 DDR3SDRAM控制器、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊工作所需的各類時序信號。
[0013]所述的DDR3SDRAM幀存器件，用于進(jìn)行繪圖數(shù)據(jù)的緩沖處理，包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊，所述的第一緩沖模塊、第二緩沖模塊、第三緩沖模塊的操作模式以時序產(chǎn)生模塊所發(fā)出的場同步信號為周期進(jìn)行交替切換。
[0014]進(jìn)一步，所述寫入操作模式為ARM處理器通過DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入繪圖運(yùn)算數(shù)據(jù)。讀取操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器從DDR3SDRAM幀存器件中某個緩沖模塊讀出繪圖數(shù)據(jù)。清空操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入全零數(shù)據(jù)。
[0015]本發(fā)明的有益效果:
[0016]本發(fā)明圖形發(fā)生器將綜合可編程器件作為主處理芯片，其集成了 ARM處理器及可編程邏輯資源，采用DDR3SDRAM幀存器件，極大地提高了電路的集成度和可靠性，降低了硬件功耗。另外，在DDR3SDRAM幀存器件中設(shè)置了三個緩沖模塊，以DDR3SDRAM的高速高帶寬特性達(dá)到對三個緩存并行處理的效果，提高圖形產(chǎn)生和顯示的效率。本圖形發(fā)生器具有電路集成度高、功耗低、體積小、數(shù)據(jù)帶寬高、處理速度快等優(yōu)點(diǎn)，圖形產(chǎn)生效率高、動態(tài)畫面顯示流暢，可兼容多種分辨率圖形畫面。
【專利附圖】

【附圖說明】
[0017]圖1是本發(fā)明圖形發(fā)生器的原理框圖；
[0018]其中，1-綜合可編程器件、2-ARM處理器、3_多端口 DDR3SDRAM控制器、4-DDR3SDRAM幀存讀寫模塊、5-第一數(shù)據(jù)轉(zhuǎn)換模塊、6-第二數(shù)據(jù)轉(zhuǎn)換模塊、7-時序產(chǎn)生模塊、8-DDR3SDRAM幀存器件、9-第一緩沖模塊、10-第二緩沖模塊、11_第三緩沖模塊。
【具體實(shí)施方式】
[0019]下面通過具體實(shí)施例對本發(fā)明做詳細(xì)的說明:
[0020]請參閱圖1，其是本發(fā)明圖形發(fā)生器的原理框圖。
[0021]一種基于綜合可編程器件的圖形發(fā)生器，包括相連的綜合可編程器件和DDR3SDRAM幀存器件，其特征在于:所述綜合可編程器件包括ARM處理器、多端口 DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊、時序產(chǎn)生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊。其中多端口DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連；時序產(chǎn)生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連。[0022]所述的ARM處理器，用于進(jìn)行繪圖算法運(yùn)算，得到繪圖運(yùn)算數(shù)據(jù)，向多端口DDR3SDRAM控制器發(fā)出寫入操作請求，通過多端口 DDR3SDRAM控制器將繪圖運(yùn)算數(shù)據(jù)寫入DDR3SDRAM幀存器件中的緩沖模塊。
[0023]所述的時序產(chǎn)生模塊，用于產(chǎn)生ARM處理器、多端口 DDR3SDRAM控制器、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊工作所需的各類時序信號，其中包括符合VSEA標(biāo)準(zhǔn)的行同步信號Hsync、場同步信號Vsync、行消隱信號Hblank、場消隱信號Vblank、使能信號Enable,還包括DDR3SDRAM讀寫模塊幀啟動信號Fsync、ARM處理器中斷控制信號irq。Fsync信號和irq信號均為周期信號，且與Vsync信號周期相同。所述的irq中斷控制信號用于控制ARM處理器進(jìn)行繪圖運(yùn)算，ARM處理器每接收到一次irq信號，則進(jìn)入中斷服務(wù)程序，在中斷服務(wù)程序中首先根據(jù)上一 Vsync信號周期內(nèi)DDR3SDRAM中三個緩沖模塊的操作模式，對三種操作模式所對應(yīng)的緩沖模塊首地址進(jìn)行切換，也即在當(dāng)前Vsync信號周期內(nèi)變更三個緩沖模塊的操作模式，確定ARM寫入DDR3SDRAM中緩沖模塊的首地址以及DDR3SDRAM讀寫模塊的讀取和清零操作所對應(yīng)的緩沖模塊首地址，將讀取和清零操作所對應(yīng)的緩沖模塊首地址通過ARM軟件寫入DDR3SDRAM讀寫模塊中對應(yīng)寄存器，然后ARM處理器進(jìn)行繪圖運(yùn)算處理。DDR3SDRAM幀存讀寫模塊在接收到Fsync啟動信號之后，根據(jù)首地址分別對相應(yīng)的緩沖模塊進(jìn)行讀取和清空操作。
[0024]所述的多端口 DDR3SDRAM控制器，用于對接收到的寫入、讀取、清空三種操作模式進(jìn)行仲裁與優(yōu)先級排序處理。寫入、讀取、清空三種操作模式對應(yīng)于DDR3SDRAM幀存器件中的三個緩沖模塊。所述寫入操作模式為ARM處理器向DDR3SDRAM幀存器件中某個緩沖模塊寫入繪圖運(yùn)算數(shù)據(jù)；讀取操作模式為DDR3SDRAM幀存讀寫模塊從DDR3SDRAM幀存器件中某個緩沖模塊讀出繪圖數(shù)據(jù)；清空操作模式為DDR3SDRAM幀存讀寫模塊向DDR3SDRAM幀存器件中某個緩沖模塊寫入全零數(shù)據(jù)。某一時刻，只有一種訪問請求得到響應(yīng)，也即只有一個緩沖處于被訪問狀態(tài)，但在一個幀周期內(nèi)三種訪問請求均得到響應(yīng)，也即三個緩沖均得到訪問，且訪問類型各不相同。
[0025]所述的DDR3SDRAM幀存讀寫模塊，用于通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件某一緩沖模塊寫入全零數(shù)據(jù)，或者從某一緩沖模塊中讀出一幀畫面數(shù)據(jù)，兩種操作模式均由時序產(chǎn)生模塊送出的Fsync信號進(jìn)行啟動，每出現(xiàn)一個Fsync脈沖信號，則啟動一次訪問，一次訪問對應(yīng)完整的一幀數(shù)據(jù)。Fsync信號周期與Vsync信號周期相同。
[0026]所述的DDR3SDRAM幀存器件，用于進(jìn)行繪圖數(shù)據(jù)的緩沖處理，包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊。所述的第一緩沖模塊、第二緩沖模塊、第三緩沖模塊的操作模式以Vsync信號為周期進(jìn)行切換，每個緩沖模塊的首地址由ARM處理器設(shè)定，首地址間隔超過屏幕像素總數(shù)。三個緩沖模塊對應(yīng)寫入、讀取、清空三種操作模式。請參閱表1，當(dāng)前Vsync信號周期內(nèi)三個緩沖模塊的操作方式各不相同，當(dāng)某一緩沖模塊為寫入操作時，則下一 Vsync周期內(nèi)同一緩沖模塊切換為讀取操作；當(dāng)某一緩沖模塊為讀取操作時，則下一Vsync周期內(nèi)同一緩沖模塊切換為清空操作；當(dāng)某一緩沖模塊為清空操作時，則下一 Vsync信號周期內(nèi)同一緩沖模塊切換為寫入操作。通過此種緩沖模塊切換機(jī)制，以保證當(dāng)前幀周期內(nèi)進(jìn)行讀取操作的緩沖模塊在上一幀周期內(nèi)已完成寫入操作，從該緩沖模塊讀出最新的數(shù)據(jù)；當(dāng)前幀周期內(nèi)進(jìn)行清空操作的緩沖模塊在上一幀周期內(nèi)已完成讀取操作，對該緩沖模塊進(jìn)行清空處理；當(dāng)前幀周期內(nèi)進(jìn)行寫入操作的緩沖模塊在上一幀周期內(nèi)已完成清空操作，對該緩沖模塊寫入當(dāng)前繪圖數(shù)據(jù)。
[0027]表1
[0028]
【權(quán)利要求】
1.一種基于綜合可編程器件的圖形發(fā)生器，其特征是，包括相連的綜合可編程器件和DDR3SDRAM幀存器件，其中，所述綜合可編程器件包括ARM處理器、多端口 DDR3SDRAM控制器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊、時序產(chǎn)生模塊，DDR3SDRAM幀存器件包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊；其中多端口DDR3SDRAM控制器與ARM處理器、DDR3SDRAM幀存讀寫模塊、DDR3SDRAM幀存器件相連；DDR3SDRAM幀存讀寫模塊與第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連；時序產(chǎn)生模塊與ARM處理器、DDR3SDRAM幀存讀寫模塊、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊相連； 所述的ARM處理器，用于進(jìn)行繪圖算法運(yùn)算，得到繪圖運(yùn)算數(shù)據(jù)，向多端口 DDR3SDRAM控制器發(fā)出寫入操作請求，通過多端口 DDR3SDRAM控制器將繪圖運(yùn)算數(shù)據(jù)寫入DDR3SDRAM幀存器件中的緩沖模塊； 所述的多端口 DDR3SDRAM控制器，用于對接收到的寫入、讀取、清空三種操作模式進(jìn)行仲裁與優(yōu)先級排序處理； 所述的DDR3SDRAM幀存讀寫模塊，用于通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中的緩沖模塊發(fā)出讀取和清空操作請求； 所述的第一數(shù)據(jù)轉(zhuǎn)換模塊，用于將全零信號轉(zhuǎn)換成DDR3SDRAM讀寫模塊可接收的數(shù)據(jù)流格式； 所述的第二數(shù)據(jù)轉(zhuǎn)換模塊，用于將DDR3SDRAM讀寫模塊送出的數(shù)據(jù)流轉(zhuǎn)換成符合液晶屏驅(qū)動時序標(biāo)準(zhǔn)的數(shù)字RGB視頻信號； 所述的時序產(chǎn)生模塊，用于產(chǎn)生ARM處理器、多端口 DDR3SDRAM控制器、第一數(shù)據(jù)轉(zhuǎn)換模塊、第二數(shù)據(jù)轉(zhuǎn)換模塊工作所需的各類時序信號； 所述的DDR3SDRAM幀存器件，用于進(jìn)行繪圖數(shù)據(jù)的緩沖處理，包括第一緩沖模塊、第二緩沖模塊、第三緩沖模塊，所述的第一緩沖模塊、第二緩沖模塊、第三緩沖模塊的操作模式以時序產(chǎn)生模塊所發(fā)出的場同步信號為周期進(jìn)行交替切換。
2.如權(quán)利要求1所述的一種基于綜合可編程器件的圖形發(fā)生器，其特征是，進(jìn)一步，所述寫入操作模式為ARM處理器通過DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入繪圖運(yùn)算數(shù)據(jù)。
3.如權(quán)利要求1所述的一種基于綜合可編程器件的圖形發(fā)生器，其特征是，進(jìn)一步，所述讀取操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器從DDR3SDRAM幀存器件中某個緩沖模塊讀出繪圖數(shù)據(jù)。
4.如權(quán)利要求1所述的一種基于綜合可編程器件的圖形發(fā)生器，其特征是，進(jìn)一步，所述清空操作模式為DDR3SDRAM幀存讀寫模塊通過多端口 DDR3SDRAM控制器向DDR3SDRAM幀存器件中某個緩沖模塊寫入全零數(shù)據(jù)。
【文檔編號】G09G3/36GK103745681SQ201310626809
【公開日】2014年4月23日 申請日期:2013年11月28日 優(yōu)先權(quán)日:2013年11月28日
【發(fā)明者】高偉林, 曹峰, 佟川 申請人:蘇州長風(fēng)航空電子有限公司