專利名稱：移位寄存器電路及具備它的圖像顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器電路，具體地說，涉及例如圖像顯示裝置的掃描線驅(qū)動(dòng)電路等中使用的僅由同一導(dǎo)電型的場效應(yīng)晶體管構(gòu)成的移位寄存器電路。
背景技術(shù)：
液晶顯示裝置等的圖像顯示裝置(以下稱為「顯示裝置」)中，對多個(gè)像素矩陣狀排列的顯示面板的像素行(像素線)逐行設(shè)置柵極線(掃描線)，通過在顯示信號的1水平周期以一個(gè)循環(huán)的周期依次選擇驅(qū)動(dòng)該柵極線，進(jìn)行顯示圖像的更新。這樣，用于依次選擇并驅(qū)動(dòng)像素線即柵極線的柵極線驅(qū)動(dòng)電路(掃描線驅(qū)動(dòng)電路)可采用在顯示信號的1幀周期進(jìn)行一個(gè)循環(huán)的移位動(dòng)作的移位寄存器。
柵極線驅(qū)動(dòng)電路使用的移位寄存器為了減少顯示裝置的制造過程中的工序數(shù)，希望僅僅采用同一導(dǎo)電型的場效應(yīng)晶體管構(gòu)成。因而，提出了各種僅僅由N型或P型場效應(yīng)晶體管構(gòu)成的移位寄存器及搭載它的顯示裝置(例如專利文獻(xiàn)1～4)。場效果晶體管采用MOS(MetalOxide Semiconductor)晶體管或薄膜晶體管(TFTThin FilmTransistor)等。
美國專利5222082號公報(bào)[專利文獻(xiàn)2]特開2002-313093號公報(bào)[專利文獻(xiàn)3]特開2002-197885號公報(bào)[專利文獻(xiàn)4]特開2004-103226號公報(bào)

發(fā)明內(nèi)容
傳統(tǒng)的移位寄存器中，存在由輸出級的晶體管的柵電極連接的結(jié)點(diǎn)(具體地說是專利文獻(xiàn)1的圖2中的結(jié)點(diǎn)P1及P2)的泄漏電流引起的問題。
例如，若移位寄存器的輸出端子和規(guī)定其輸出信號的時(shí)鐘端子之間連接的晶體管的柵電極結(jié)點(diǎn)(P1)產(chǎn)生泄漏電流，則輸出端子放電時(shí)的該晶體管的阻抗變大，該放電所需時(shí)間變長。因此，輸出信號的下降時(shí)間變長，無法追隨輸入上述時(shí)鐘端子的時(shí)鐘信號。結(jié)果，若顯示裝置的柵極線驅(qū)動(dòng)電路中的輸出信號的下降時(shí)間變長，則有無法同時(shí)驅(qū)動(dòng)多個(gè)柵極線進(jìn)行正常顯示的問題(詳細(xì)情況將后述)。
另外，若移位寄存器的輸出端子和基準(zhǔn)電壓端子之間連接的晶體管的柵極電極結(jié)點(diǎn)(P2)產(chǎn)生泄漏電流，則該晶體管的ON狀態(tài)(導(dǎo)通狀態(tài))中的阻抗變大。即，由于移位寄存器的輸出阻抗阻抗變大，輸出端子的電位可能變得不穩(wěn)定。從而，顯示裝置的柵極線驅(qū)動(dòng)電路的輸出信號變得不穩(wěn)定時(shí)，也有無法進(jìn)行正常顯示的問題(詳細(xì)情況也將后述)。
另外，專利文獻(xiàn)2的移位寄存器中，設(shè)有與在輸出端子和電源之間連接的NMOS晶體管(專利文獻(xiàn)2的晶體管T2)的柵電極結(jié)點(diǎn)(n2)連接并固定該結(jié)點(diǎn)的電位的反相防止電路(晶體管T7、T8)。上述NMOS晶體管在輸出線為低電平期間必須保持OFF狀態(tài)(截止?fàn)顟B(tài))。反相防止電路用于防止在該輸出線為低電平期間，上述NMOS晶體管因輸出線的電平變動(dòng)導(dǎo)致不必要導(dǎo)通，解決不同于上述問題的課題。
本發(fā)明鑒于解決上述的問題而提出，目的是提供可防止泄漏電流引起的誤動(dòng)作的移位寄存器電路及搭載它的顯示裝置。
本發(fā)明的第1方面的移位寄存器電路，包括輸入端子及輸出端子；分別輸入相位互異的第1及第2時(shí)鐘信號的第1及第2時(shí)鐘端子；分別被供給第1、第2及第3電壓的第1、第2及第3電壓端子；上述輸出端子和上述第1時(shí)鐘端子之間連接的第1晶體管；上述輸出端子和上述第1電壓端子之間連接的第2晶體管；上述第1晶體管的控制電極連接的第1結(jié)點(diǎn)；上述第2晶體管的控制電極連接的第2結(jié)點(diǎn)；驅(qū)動(dòng)部，與上述第2時(shí)鐘信號同步向上述第1結(jié)點(diǎn)供給上述第1電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第3電壓，且根據(jù)上述輸入端子的輸入信號，向上述第1結(jié)點(diǎn)供給上述第2電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第1電壓。其中，上述驅(qū)動(dòng)部包含用于向上述第1結(jié)點(diǎn)供給上述第1電壓的晶體管，即一個(gè)主電極與上述第1結(jié)點(diǎn)連接，同時(shí)控制電極與上述第2結(jié)點(diǎn)連接的第3晶體管，且構(gòu)成為在該第3晶體管成為截止?fàn)顟B(tài)的期間內(nèi)，向該第3晶體管的另一個(gè)主電極即第3結(jié)點(diǎn)施加不同于上述第1電壓的規(guī)定電壓。
本發(fā)明的第2方面的移位寄存器電路，包括輸入端子及輸出端子；分別輸入相位互異的第1及第2時(shí)鐘信號的第1及第2時(shí)鐘端子；分別被供給第1、第2及第3電壓的第1、第2及第3電壓端子；上述輸出端子和上述第1時(shí)鐘端子之間連接的第1晶體管；上述輸出端子和上述第1電壓端子之間連接的第2晶體管；上述第1晶體管的控制電極連接的第1結(jié)點(diǎn)；上述第2晶體管的控制電極連接的第2結(jié)點(diǎn)；驅(qū)動(dòng)部，與上述第2時(shí)鐘信號同步向上述第1結(jié)點(diǎn)供給上述第1電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第3電壓，且根據(jù)上述輸入端子的輸入信號，向上述第1結(jié)點(diǎn)供給上述第2電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第1電壓。其中，上述驅(qū)動(dòng)部包括在上述第2結(jié)點(diǎn)和上述第1電壓端子之間串聯(lián)連接，控制電極共同與上述輸入端子連接的第3、第4晶體管，且構(gòu)成為在該第3、第4晶體管成為截止?fàn)顟B(tài)的期間內(nèi)，在該第3、第4晶體管間的連接結(jié)點(diǎn)即第3結(jié)點(diǎn)施加不同于上述第1電壓的規(guī)定電壓。
本發(fā)明的第3方面的移位寄存器電路，包括輸入端子及輸出端子；分別輸入相位互異的第1及第2時(shí)鐘信號的第1及第2時(shí)鐘端子；分別被供給第1、第2及第3電壓的第1、第2及第3電壓端子；上述輸出端子和上述第1時(shí)鐘端子之間連接的第1晶體管；上述輸出端子和上述第1電壓端子之間連接的第2晶體管；上述第1晶體管的控制電極連接的第1結(jié)點(diǎn)；上述第2晶體管的控制電極連接的第2結(jié)點(diǎn)；驅(qū)動(dòng)部，與上述第2時(shí)鐘信號同步向上述第1結(jié)點(diǎn)供給上述第1電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第3電壓，且根據(jù)上述輸入端子的輸入信號，向上述第1結(jié)點(diǎn)供給上述第2電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第1電壓。其中，上述驅(qū)動(dòng)部包括，在上述第2晶體管成為導(dǎo)通狀態(tài)的期間內(nèi)，與上述第1時(shí)鐘信號同步，將上述第2結(jié)點(diǎn)充電到維持上述第2晶體管的導(dǎo)通狀態(tài)的電平的補(bǔ)償電路。
根據(jù)本發(fā)明的第1方面的移位寄存器電路，可抑制移位寄存器電路的第1結(jié)點(diǎn)中的泄漏電流，抑制第1結(jié)點(diǎn)充電時(shí)的電壓電平降低。結(jié)果。輸出端子的激活狀態(tài)中的輸出信號成為可靠地追隨第1時(shí)鐘信號，動(dòng)作可靠性提高。例如，以移位寄存器電路作為掃描線驅(qū)動(dòng)裝置搭載的顯示裝置中，可防止誤動(dòng)作，進(jìn)行正常的顯示。
根據(jù)本發(fā)明的第2方面的移位寄存器電路，可抑制第2結(jié)點(diǎn)中的泄漏電流，抑制第2結(jié)點(diǎn)充電時(shí)的電壓電平降低。從而，防止輸出端子的非激活狀態(tài)中的第2晶體管的阻抗即移位寄存器電路的輸出阻抗的上升，動(dòng)作可靠性提高。例如，以移位寄存器電路作為掃描線驅(qū)動(dòng)裝置搭載的顯示裝置中，可防止誤動(dòng)作，進(jìn)行正常的顯示。
根據(jù)本發(fā)明的第3方面的移位寄存器電路，第2晶體管成為導(dǎo)通狀態(tài)的輸出端子的非激活狀態(tài)中，即使在充電的第2結(jié)點(diǎn)產(chǎn)生泄漏電流也可對其補(bǔ)償。從而，防止輸出端子的非激活狀態(tài)中的第2晶體管的阻抗即移位寄存器電路的輸出阻抗的上升，動(dòng)作可靠性提高。例如，以移位寄存器電路作為掃描線驅(qū)動(dòng)裝置搭載的顯示裝置中，可防止誤動(dòng)作，進(jìn)行正常的顯示。


表示本發(fā)明(的實(shí)施例)的顯示裝置的構(gòu)成的概略方框圖。
表示實(shí)施例1的顯示裝置的柵極線驅(qū)動(dòng)電路的構(gòu)成的方框圖。
表示實(shí)施例1的單位移位寄存器電路的構(gòu)成的電路圖。
說明實(shí)施例1的單位移位寄存器電路的動(dòng)作的定時(shí)圖。
說明實(shí)施例1的顯示裝置的柵極線驅(qū)動(dòng)電路的動(dòng)作的定時(shí)圖。
實(shí)施例1的效果的說明圖。
實(shí)施例1中與第3電源端子連接的電源電路的一例的示意圖。
實(shí)施例1中與第3電源端子連接的電源電路的一例的示意圖。
表示實(shí)施例2的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例3的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例4的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例5的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例6的顯示裝置的柵極線驅(qū)動(dòng)電路的構(gòu)成的方框圖。
說明實(shí)施例6的顯示裝置的柵極線驅(qū)動(dòng)電路的動(dòng)作的定時(shí)圖。
表示實(shí)施例6的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例7的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例8的單位移位寄存器電路的構(gòu)成的電路圖。
實(shí)施例8中與第7電源端子連接的電源電路的一例的示意圖。
實(shí)施例8中與第7電源端子連接的電源電路的一例的示意圖。
說明實(shí)施例9的單位移位寄存器電路的構(gòu)成的電路圖。
說明實(shí)施例10的單位移位寄存器電路的構(gòu)成的電路圖。
說明實(shí)施例10的單位移位寄存器電路的動(dòng)作的定時(shí)圖。
實(shí)施例10的變形例的單位移位寄存器電路的電路圖。
表示實(shí)施例11的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例12的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例13的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例14的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例15的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例16的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例17的單位移位寄存器電路的構(gòu)成的電路圖。
表示實(shí)施例18的單位移位寄存器電路的構(gòu)成的電路圖。
30 柵極線驅(qū)動(dòng)電路，SR 單位移位寄存器電路，GL 柵極線，T1～T21 晶體管，N1～N7 結(jié)點(diǎn)，A 第1時(shí)鐘端子，B 第2時(shí)鐘端子，IN 輸入端子，OUT 輸出端子，GND 地，VDD、VDM 電源，s1～s8電源端子，CB 電容元件。
具體實(shí)施例方式
以下，參照圖面說明本發(fā)明的實(shí)施例。另外，為了避免說明重復(fù)冗長，各圖中具有同一或相當(dāng)?shù)墓δ艿囊馗缴贤环枴?br> 實(shí)施例1圖1是本發(fā)明(的實(shí)施例1)的顯示裝置的構(gòu)成的概略方框圖，作為顯示裝置的代表例，表示了液晶顯示裝置10的全體構(gòu)成。
液晶顯示裝置10具備液晶陣列部20、柵極線驅(qū)動(dòng)電路(掃描線驅(qū)動(dòng)電路)30、源極驅(qū)動(dòng)器40。從后面的說明可明白本發(fā)明的實(shí)施例的移位寄存器搭載在柵極線驅(qū)動(dòng)電路30上。
液晶陣列部20包含矩陣狀配設(shè)的多個(gè)像素25。像素的各行(以下也稱為「像素線」)分別配置柵極線GL1、GL2…(總稱「柵極線GL」)，另外，像素的各列(以下也稱為「像素列」)分別配置數(shù)據(jù)線DL1、DL2…(總稱「數(shù)據(jù)線DL」)。圖1代表地顯示了第1行的第1列及第2列的像素25以及與之對應(yīng)的柵極線GL1及數(shù)據(jù)線DL1、DL2。
各像素25具有，對應(yīng)的數(shù)據(jù)線DL和像素結(jié)點(diǎn)Np之間設(shè)置的像素開關(guān)元件26、像素結(jié)點(diǎn)Np及共通電極結(jié)點(diǎn)NC之間并聯(lián)的電容27、以及液晶顯示元件28。根據(jù)像素結(jié)點(diǎn)Np及共通電極結(jié)點(diǎn)NC之間的電壓差，液晶顯示元件28中的液晶的定向性變化，對此響應(yīng)，液晶顯示元件28的顯示亮度變化。從而，根據(jù)經(jīng)由數(shù)據(jù)線DL及像素開關(guān)元件26傳達(dá)到像素結(jié)點(diǎn)Np的顯示電壓，可控制各像素25的亮度。即，通過在像素結(jié)點(diǎn)Np和共通電極結(jié)點(diǎn)NC之間施加最大亮度對應(yīng)的電壓差和最小亮度對應(yīng)的電壓差之間的中間電壓差，可獲得中間的亮度。從而，通過階段地設(shè)定上述顯示電壓，可獲得有層次的亮度。
柵極線驅(qū)動(dòng)電路30根據(jù)規(guī)定的掃描周期，順序地選擇驅(qū)動(dòng)?xùn)艠O線GL。像素開關(guān)元件26的柵電極分別與對應(yīng)的柵極線GL連接。選擇特定的柵極線GL期間，與之連接的各像素25中，像素開關(guān)元件26成為導(dǎo)通狀態(tài)，與像素結(jié)點(diǎn)Np對應(yīng)的數(shù)據(jù)線DL連接。傳達(dá)到像素結(jié)點(diǎn)Np的顯示電壓由電容27保持。一般地說，像素開關(guān)元件26由與液晶顯示元件28在同一絕緣體基板(玻璃基板、樹脂基板等)上形成的TFT構(gòu)成。
源極驅(qū)動(dòng)器40將由N比特的數(shù)字信號即顯示信號SIG階段地設(shè)定的顯示電壓向數(shù)據(jù)線DL輸出。這里作為一例，顯示信號SIG是6比特的信號，由顯示信號比特D0～D5構(gòu)成。若根據(jù)6比特的顯示信號SIG，則各像素25中可進(jìn)行26＝64階的灰度顯示。而且，若由R(紅)、G(綠)及B(藍(lán))的3個(gè)像素形成1個(gè)彩色顯示單位，則可進(jìn)行約26萬色的彩色顯示。
另外，如圖1所示，源極驅(qū)動(dòng)器40由移位寄存器50、數(shù)據(jù)鎖存電路52，54、灰度電壓生成電路60、解碼電路70以及模擬放大器80構(gòu)成。
顯示信號SIG中，串行生成各像素25的顯示亮度對應(yīng)的顯示信號比特D0～D5。即，各定時(shí)中的顯示信號比特D0～D5表示液晶陣列部20中任一個(gè)像素25中的顯示亮度。
移位寄存器50在與切換顯示信號SIG的設(shè)定的周期同步的定時(shí)，向數(shù)據(jù)鎖存電路52指示進(jìn)行顯示信號位D0～D5的獲取。數(shù)據(jù)鎖存電路52順序獲取串行生成的顯示信號SIG，保持一個(gè)像素線量的顯示信號SIG。
輸入數(shù)據(jù)鎖存電路54的鎖存信號LT在從數(shù)據(jù)鎖存電路52獲取一個(gè)像素線量的顯示信號SIG的定時(shí)激活。數(shù)據(jù)鎖存電路54對此響應(yīng)，獲取此時(shí)數(shù)據(jù)鎖存電路52保持的一個(gè)像素線量的顯示信號SIG。
灰度電壓生成電路60由在高電壓VDH及低電壓VDL之間串聯(lián)連接的63個(gè)分壓電阻構(gòu)成，分別生成64階的灰度電壓V1～V64。
解碼電路70對數(shù)據(jù)鎖存電路54保持的顯示信號SIG解碼，根據(jù)該解碼結(jié)果，從灰度電壓V1～V64中選擇輸出向各解碼輸出結(jié)點(diǎn)Nd1、Nd2…(總稱「解碼輸出結(jié)點(diǎn)Nd」)輸出的電壓。
結(jié)果，解碼輸出結(jié)點(diǎn)Nd中，同時(shí)(并行)輸出數(shù)據(jù)鎖存電路54保持的一個(gè)像素線量的顯示信號SIG對應(yīng)的顯示電壓(灰度電壓V1～V64中的一個(gè))。另外，圖1中代表地顯示了第1列及第2列的數(shù)據(jù)線DL1、DL2對應(yīng)的解碼輸出結(jié)點(diǎn)Nd1、Nd2。
模擬放大器80將從解碼電路70向解碼輸出結(jié)點(diǎn)Nd1、Nd2…輸出的各顯示電壓對應(yīng)的模擬電壓分別向數(shù)據(jù)線DL1、DL2…輸出。
源極驅(qū)動(dòng)器40根據(jù)規(guī)定的掃描周期，將一系列顯示信號SIG對應(yīng)的顯示電壓按照一個(gè)像素線量反復(fù)輸出到數(shù)據(jù)線DL，柵極線驅(qū)動(dòng)電路30通過與該掃描周期同步地順序驅(qū)動(dòng)?xùn)艠O線GL1、GL2…，在液晶陣列部20形成基于顯示信號SIG的圖像的顯示。
另外，圖1例示了柵極線驅(qū)動(dòng)電路30及源極驅(qū)動(dòng)器40采用與液晶陣列部20一體地形成的液晶顯示裝置10的構(gòu)成，但是柵極線驅(qū)動(dòng)電路30及源極驅(qū)動(dòng)器40也可以作為液晶陣列部20的外部電路設(shè)置。
以下，詳細(xì)說明本發(fā)明的柵極線驅(qū)動(dòng)電路30的構(gòu)成。圖2是本發(fā)明的實(shí)施例1的柵極線驅(qū)動(dòng)電路30的構(gòu)成示意圖。該柵極線驅(qū)動(dòng)電路30由級聯(lián)連接的多個(gè)移位寄存器電路SR1、SR2、SR3、SR4…所構(gòu)成的移位寄存器組成(為了方便說明，級聯(lián)連接的移位寄存器電路SR1、SR2…都稱為「單位移位寄存器電路」，它們總稱為「單位移位寄存器電路SR 」)。各單位移位寄存器電路SR逐個(gè)像素線即柵極線GL地設(shè)置。
另外，圖2所示時(shí)鐘發(fā)生器31將相位互異的3相的時(shí)鐘信號C1、C2、C3輸入柵極線驅(qū)動(dòng)電路30的單位移位寄存器電路SR，此時(shí)鐘信號C1、C2、C3被控制為在與顯示裝置的掃描周期同步的定時(shí)按照順序激活。
各單位移位寄存器電路SR具備輸入端子IN、輸出端子OUT、第1及第2時(shí)鐘端子A、B。如圖2，各單位移位寄存器電路SR的時(shí)鐘端子A、B被供給時(shí)鐘發(fā)生器31輸出的時(shí)鐘信號C1、C2、C3中的2個(gè)。另外，第1級的單位移位寄存器電路SR1的輸入端子I N被輸入稱為啟動(dòng)脈沖的輸入信號，第2級以下的單位移位寄存器電路SR的輸入端子IN被輸入該前級的輸出端子OUT輸出的輸出信號。各單位移位寄存器電路SR的輸出信號作為水平(或垂直)掃描脈沖向柵極線GL輸出。
根據(jù)該構(gòu)成的柵極線驅(qū)動(dòng)電路30，各單位移位寄存器電路SR，與時(shí)鐘信號C1、C2、C3同步地將從前級輸入的輸入信號(前級的輸出信號)移位的同時(shí)向?qū)?yīng)的柵極線GL以及自身的后級的單位移位寄存器電路SR輸出(單位移位寄存器電路SR的動(dòng)作的詳細(xì)情況將后述)。結(jié)果，一系列單位移位寄存器電路SR在基于規(guī)定的掃描周期的定時(shí)使柵極線GL順序激活，即起柵極線驅(qū)動(dòng)單元的功能。
圖3是本發(fā)明的實(shí)施例1的單位移位寄存器電路的構(gòu)成電路圖。另外，各單位移位寄存器電路SR的構(gòu)成實(shí)質(zhì)上相同，因此以下僅代表地說明一個(gè)單位移位寄存器電路SR的構(gòu)成。另外，構(gòu)成單位移位寄存器電路SR的晶體管都是同一導(dǎo)電型的場效應(yīng)晶體管，本實(shí)施例中都采用N型TFT。
單位移位寄存器電路SR具備輸入端子IN；輸出端子OUT；第1時(shí)鐘端子A；第2時(shí)鐘端子B；作為被供給第1電壓的第1電壓端子的基準(zhǔn)電壓端子；作為被供給規(guī)定的第2電壓的第2電壓端子的第1電源端子s1；以及，作為被供給規(guī)定的第3電壓的第3電壓端子的第2電源端子s2。本實(shí)施例中，為了便于說明，考慮以移位寄存器側(cè)的電壓作為基準(zhǔn)，如圖3，表示了基準(zhǔn)電壓端子與地GND(0V電平)連接，第1電源端子s1及第2電源端子s2都與電源VDD連接的示例(即本實(shí)施例中，第1電壓是0V，第2及第3電壓是電源VDD的電壓)。但是，實(shí)際使用中以像素側(cè)的電壓為基準(zhǔn)，例如圖3的第1電源端子s1及第2電源端子s2被供給17V，基準(zhǔn)電壓端子被供給-12V等(即該實(shí)際使用的例中，第1電壓是-12V，第2及第3電壓是電源17V)。即，本實(shí)施例中說明了單位移位寄存器電路SR動(dòng)作成令對應(yīng)的柵極線GL的電壓電平在選擇時(shí)為電源VDD的電壓，在非選擇時(shí)為0V，但是實(shí)際使用中，動(dòng)作成令對應(yīng)的柵極線GL的電壓電平在選擇時(shí)為正電壓(例如17V)，在非選擇時(shí)為負(fù)壓(例如-12V)。
該單位移位寄存器電路SR的輸出級，由輸出端子OUT和第1時(shí)鐘端子A之間連接的晶體管T1(第1晶體管)及該輸出端子OUT和地GND(基準(zhǔn)電壓端子)之間連接的晶體管T2(第2晶體管)構(gòu)成。如圖3，晶體管T1的柵極(控制電極)與結(jié)點(diǎn)N1(第1結(jié)點(diǎn))連接，晶體管T2的柵極與結(jié)點(diǎn)N2(第2結(jié)點(diǎn))連接。另外，結(jié)點(diǎn)N1和第1電源端子s1(電源VDD)之間，連接有晶體管T3；該結(jié)點(diǎn)N1和地GND之間，連接有串聯(lián)連接的晶體管T4、T7。
該晶體管T4、T7是向結(jié)點(diǎn)N1供給基準(zhǔn)電壓(地GND的電壓)用的晶體管。如圖3，晶體管T4的一個(gè)主電極即漏極與結(jié)點(diǎn)N1連接，另一個(gè)主電極即源極與晶體管T7連接。晶體管T7在結(jié)點(diǎn)N3和地GND之間連接。晶體管T4、T7的柵極都與結(jié)點(diǎn)N2連接。這里，晶體管T4的源極的結(jié)點(diǎn)(這里是晶體管T4、T7間的連接結(jié)點(diǎn))定義為結(jié)點(diǎn)N3。
另外，該單位移位寄存器電路SR具有第3電源端子s3，該第3電源端子s3和結(jié)點(diǎn)N3之間連接有晶體管T8。本實(shí)施例中，第3電源端子s3與規(guī)定的電源VDM連接，晶體管T8的柵極與結(jié)點(diǎn)N1連接。即，晶體管T8在結(jié)點(diǎn)N1的電壓電平變高時(shí)導(dǎo)通，將第3電源端子s3的電壓(電源VDM的輸出電壓)向結(jié)點(diǎn)N3施加。
在結(jié)點(diǎn)N2和第2電源端子s2(電源VDD)之間連接晶體管T5，在結(jié)點(diǎn)N2和地GND(基準(zhǔn)電壓端子)之間連接晶體管T6。另外，輸入端子IN與晶體管T3、T6的柵極連接，第2時(shí)鐘端子B與晶體管T5的柵極連接。以上，構(gòu)成本實(shí)施例的單位移位寄存器電路SR。
另外，參照上述的專利文獻(xiàn)1、2可明白，傳統(tǒng)的單位移位寄存器電路在結(jié)點(diǎn)N1和基準(zhǔn)電壓端子(地GND)之間僅連接一個(gè)晶體管(例如參照專利文獻(xiàn)1的圖2所示晶體管19)。換言之，傳統(tǒng)的單位移位寄存器電路的構(gòu)成是從本申請圖3所示電路去除晶體管T7、T8，將晶體管T4的源極(結(jié)點(diǎn)N3)與地GND直接連接。
本實(shí)施例中，晶體管T3～T8構(gòu)成驅(qū)動(dòng)該單位移位寄存器電路SR的驅(qū)動(dòng)部。該驅(qū)動(dòng)部動(dòng)作，使得與輸入第2時(shí)鐘端子B的時(shí)鐘信號同步，向結(jié)點(diǎn)N1供給基準(zhǔn)電壓端子(地GND)的電壓，同時(shí)向結(jié)點(diǎn)N2供給第2電源端子s2(電源VDD)的電壓，另外，根據(jù)輸入端子IN的輸入信號，向結(jié)點(diǎn)N1供給第1電源端子s1(電源VDD)的電壓，同時(shí)向結(jié)點(diǎn)N2供給基準(zhǔn)電壓端子(地GND)的電壓。以下，說明包含該驅(qū)動(dòng)部的本實(shí)施例的單位移位寄存器電路SR的具體動(dòng)作。
圖4是說明實(shí)施例1的單位移位寄存器電路SR的通常動(dòng)作的定時(shí)圖。這里，說明時(shí)鐘信號C1輸入單位移位寄存器電路SR的第1時(shí)鐘端子A，時(shí)鐘信號C3輸入第2時(shí)鐘端子B的部件(例如圖2中單位移位寄存器電路SR1、SR4等符合此情況)。以下，將電源VDD及電源VDM輸出的電壓電平(以下，簡稱「電平」)分別稱為「VDD」(VDD＞0)，「VDM」(VDM＞0)進(jìn)行說明。
如圖4所示，在時(shí)刻t0，若時(shí)鐘信號C3(第2時(shí)鐘端子B)的電平從0V變成VDD，則晶體管T5成為ON(導(dǎo)通狀態(tài))。此時(shí)刻中輸入端子IN是0V，因此晶體管T6為OFF(截止?fàn)顟B(tài))，從而結(jié)點(diǎn)N2被充電而達(dá)到VDD-Vth的電平(Vth晶體管的閾值電壓)。與之伴隨，晶體管T4、T7都成為導(dǎo)通，結(jié)點(diǎn)N1、N3成為0V。伴隨結(jié)點(diǎn)N1成為0V，晶體管T1、T8截止。
這樣，若驅(qū)動(dòng)部向結(jié)點(diǎn)N1供給電源VDD的電壓，向結(jié)點(diǎn)N2供給地GND的電壓，則晶體管T1成為截止，晶體管T2成為導(dǎo)通的狀態(tài)，從而柵極線GL成為低阻抗的非激活狀態(tài)(非選擇狀態(tài))。
然后在時(shí)刻t1若時(shí)鐘信號C3返回0V，則晶體管T5成為截止，但是由于晶體管T6保持截止，因此結(jié)點(diǎn)N2的電平保持VDD-Vth。
在時(shí)刻t2，若輸入信號輸入輸入端子IN，該輸入端子IN的電平成為VDD，則晶體管T3，T6成為導(dǎo)通。從而，結(jié)點(diǎn)N2放電成為0V，晶體管T2、T4、T7截止。由于晶體管T3導(dǎo)通，因此這次結(jié)點(diǎn)N1被充電到VDD-Vth的電平。從而，晶體管T1導(dǎo)通(通常，由于VDD＞＞Vth，因此VDD-Vth＞Vth)。
這樣，驅(qū)動(dòng)部若向結(jié)點(diǎn)N1供給地GND的電壓，向結(jié)點(diǎn)N2供給電源VDD的電壓，則晶體管T1成為導(dǎo)通，晶體管T2成為截止?fàn)顟B(tài)。但是，此時(shí)刻中，由于時(shí)鐘信號C1(第1時(shí)鐘端子A)是0V，因此輸出端子OUT不從0V變位。即，即使此時(shí)刻柵極線GL也是低阻抗的非激活狀態(tài)。
本實(shí)施例中，此時(shí)晶體管T8也導(dǎo)通，向結(jié)點(diǎn)N3供給電源VDM的電壓。假定電壓電平VDM是晶體管T8在非飽和區(qū)域動(dòng)作的程度的電平。該場合，結(jié)點(diǎn)N3的電平成為VDM(VDM是晶體管T8在飽和區(qū)域動(dòng)作的電平的場合，結(jié)點(diǎn)N3成為VDD-2×Vth的電平)。
在時(shí)刻t3若輸入端子IN返回0V，則晶體管T3、T6截止，但是由于晶體管T4、T7也截止，(若可忽視泄漏電流)結(jié)點(diǎn)N1的電平保持VDD-Vth。
在時(shí)刻t4，若第1時(shí)鐘端子A的時(shí)鐘信號C1從0V成為VDD，則通過晶體管T1的柵極·溝道間電容形成的電容耦合，結(jié)點(diǎn)N1的電平伴隨時(shí)鐘信號C1的上升而上升，升壓到2×VDD-Vth的電平。此時(shí)鐘信號C1的上升過程，晶體管T1的柵極·源極間電壓是VDD-Vth，該晶體管T1是低阻抗。從而，輸出端子OUT在大致時(shí)鐘信號C1的上升的同時(shí)被充電。即，追隨時(shí)鐘信號C1的上升，輸出端子OUT的輸出信號上升，柵極線GL成為被激活的選擇狀態(tài)。另外，由于此時(shí)的晶體管T1的柵極·源極間電壓滿足使該晶體管T1在非飽和區(qū)域動(dòng)作的條件，因此晶體管T1中，產(chǎn)生閾值電壓(Vth)量的電壓降，輸出端子OUT成為與時(shí)鐘信號C1同電平(VDD)。
結(jié)點(diǎn)N1直到(若可忽視泄漏電流)時(shí)鐘信號C1的電平返回0V的時(shí)刻t5，保持2×VDD-Vth的電平。從而，即使是時(shí)鐘信號C1的電平下降的過程，晶體管T1也是低阻抗，輸出端子OUT的電平追隨時(shí)鐘信號C1的下降而成為0V。此時(shí)結(jié)點(diǎn)N1的電平從2×VDD-Vth僅下降VDD，成為VDD-Vth。從而，晶體管T1維持導(dǎo)通，柵極線GL成為低阻抗的非激活狀態(tài)。
時(shí)刻t6以后，反復(fù)上述的動(dòng)作。但是，由于柵極線驅(qū)動(dòng)電路30在1幀周期中以一個(gè)循環(huán)的周期進(jìn)行使柵極線GL逐個(gè)順序激活的動(dòng)作是必要的，因而一個(gè)單位移位寄存器電路SR在1幀周期僅被輸入一次輸入信號。以上的說明是向輸入端子IN輸入輸入信號時(shí)的動(dòng)作，但即使是未輸入輸入信號期間，時(shí)鐘信號C1、C2也以一定周期分別持續(xù)輸入第1時(shí)鐘端子A及第2時(shí)鐘端子B。因此，結(jié)點(diǎn)N2在每次通過時(shí)鐘信號C3使晶體管T5導(dǎo)通時(shí)反復(fù)充電，保持VDD-Vth，從而結(jié)點(diǎn)N1保持0V。即，未輸入輸入信號期間，輸出級的晶體管T1保持截止，晶體管T2保持導(dǎo)通的狀態(tài)，對應(yīng)的柵極線GL維持低阻抗的非激活狀態(tài)。
總結(jié)以上說明的動(dòng)作，單位移位寄存器電路SR中，信號未輸入輸入端子IN期間，結(jié)點(diǎn)N2保持在VDD-Vth的電平，從而輸出端子OUT(柵極線GL)維持低阻抗的0V。信號若輸入輸入端子IN，則結(jié)點(diǎn)N2成為0V，同時(shí)結(jié)點(diǎn)N1充電到VDD-Vth。然后，時(shí)鐘信號C1若輸入第1時(shí)鐘端子A，則結(jié)點(diǎn)N1升壓到2×VDD-Vth，輸出端子OUT成為VDD，柵極線GL被激活(因此結(jié)點(diǎn)N1也稱為「升壓結(jié)點(diǎn)」)。然后，時(shí)鐘信號C 3若輸入第2時(shí)鐘端子B，則結(jié)點(diǎn)N2再次復(fù)位成VDD-Vth，結(jié)點(diǎn)N1也復(fù)位成0V返回原來的狀態(tài)(因而結(jié)點(diǎn)N2也稱為「復(fù)位結(jié)點(diǎn)」)。
若將這樣動(dòng)作的多個(gè)單位移位寄存器電路SR如圖2級聯(lián)連接，構(gòu)成柵極線驅(qū)動(dòng)電路30，則如圖5所示定時(shí)圖，輸入第1級的單位移位寄存器電路SR1的輸入端子IN的輸入信號在與時(shí)鐘信號C1、C2、C3同步的定時(shí)移位，同時(shí)按照順序傳達(dá)到單位移位寄存器電路SR2、SR3…。從而，柵極線驅(qū)動(dòng)電路30可以以規(guī)定的掃描周期順序驅(qū)動(dòng)?xùn)艠O線GL1、GL2、GL3…。
另外，圖4實(shí)線所示的電壓波形沒有結(jié)點(diǎn)N1的泄漏電流，顯示為理想情況的波形。結(jié)點(diǎn)N1的泄漏電流產(chǎn)生時(shí)，結(jié)點(diǎn)N1及輸出端子OUT的電壓波形成為圖4的虛線所示。即，在晶體管T3成為截止時(shí)刻t3以后，結(jié)點(diǎn)N1的電平隨著時(shí)間降低。因此，在時(shí)鐘信號C1的電平下降的時(shí)刻t5中，晶體管T1的阻抗變高，輸出端子OUT的下降不追隨時(shí)鐘信號C1的下降。即，輸出端子OUT的電平從VDD遷移到0V時(shí)花費(fèi)時(shí)間，輸出信號即柵極線GL的驅(qū)動(dòng)信號的下降時(shí)間變長。
如圖4的最下段所示，在時(shí)刻t6次級的單位移位寄存器電路SR的輸出端子OUT被激活。從而，輸出信號的下降時(shí)間若變長，則鄰接的多個(gè)柵極線GL同時(shí)被選擇，不能進(jìn)行正常顯示。如上所述，傳統(tǒng)的單位移位寄存器電路在結(jié)點(diǎn)N1和地GND之間僅連接一個(gè)晶體管，若在該晶體管產(chǎn)生泄漏電流，則引起該問題。
相對地，本實(shí)施例中，如圖3，在結(jié)點(diǎn)N1和地GND之間串聯(lián)連接晶體管T4和晶體管T7，且在兩者間的結(jié)點(diǎn)N3連接與電源VDM連接的晶體管T8。由于晶體管T4、T7的柵極都與結(jié)點(diǎn)N2連接，因此晶體管T4、T7在同一定時(shí)進(jìn)行導(dǎo)通/截止切換。另外，由于晶體管T8的柵極與結(jié)點(diǎn)N1連接，因此結(jié)點(diǎn)N1的電平高時(shí)(即晶體管T4、T7截止時(shí))成為導(dǎo)通。
從而，如上說明，在圖4的時(shí)刻t2，若晶體管T4、T7截止的同時(shí)結(jié)點(diǎn)N1的電平成為VDD-Vth，則晶體管T8導(dǎo)通，結(jié)點(diǎn)N 3的電平成為VDM。著眼于此時(shí)的晶體管T4，由于其柵極(結(jié)點(diǎn)N2)是0V，漏極(結(jié)點(diǎn)N1)是VDD-Vth，源極(結(jié)點(diǎn)N3)是VDM(＞0V)，因此，該晶體管T4的柵極對源極成負(fù)偏置(以下，該狀態(tài)稱為「負(fù)偏置狀態(tài)」)。該晶體管T4的負(fù)偏置狀態(tài)持續(xù)到結(jié)點(diǎn)N1復(fù)位成0V的時(shí)刻(到圖4的時(shí)刻t6為止)。結(jié)果，晶體管T4在結(jié)點(diǎn)N1被充電期間(時(shí)刻t2～t6)，成為負(fù)偏置狀態(tài)。
圖6是表示一般的N型晶體管的柵極·源極間電壓(VGS)和漏極·源極間電流(IDS)的關(guān)系的曲線圖。圖6中，縱軸(IDS)用對數(shù)刻度表示。雖然N型晶體管在VGS＝0時(shí)為截止?fàn)顟B(tài)，但是從圖6可明白，VGS＝0時(shí)產(chǎn)生泄漏電流IOFF1。特別地，顯示裝置中采用的非晶質(zhì)型TFT中的VGS＝0時(shí)的泄漏電流IOFF1比較大，其受圖像顯示用背光的影響，有比通常增大一位以上的傾向。
傳統(tǒng)的單位移位寄存器電路的場合，由于結(jié)點(diǎn)N1和地GND之間連接的唯一晶體管的源極是地GND的電平，因此截止?fàn)顟B(tài)的柵極·源極間電壓為0V。從而，傳統(tǒng)的單位移位寄存器電路中，該晶體管中產(chǎn)生的泄漏電流IOFF1導(dǎo)致上述的問題。
相對地，本實(shí)施例的單位移位寄存器電路SR的晶體管T4在截止?fàn)顟B(tài)期間成為負(fù)偏置狀態(tài)(VGS＜0)。N型晶體管中若VGS＜0；則如圖6所示，此時(shí)的泄漏電流IOFF2成為VGS＝0時(shí)的泄漏電流IOFF1的1/1000左右。
從而，根據(jù)本實(shí)施例的單位移位寄存器電路SR，由于晶體管T4的泄漏電流(即結(jié)點(diǎn)N1的泄漏電流)降低，抑制充電時(shí)的結(jié)點(diǎn)N1的電平的降低。從而，可避免輸出端子OUT不追隨時(shí)鐘信號C1的電平的遷移的問題。另外，輸出端子OUT的輸出信號的下降時(shí)間(柵極線GL的放電時(shí)間)比傳統(tǒng)的柵極線驅(qū)動(dòng)電路短，因此柵極線GL的驅(qū)動(dòng)動(dòng)作中的定時(shí)余裕可以取得較大，提高動(dòng)作可靠性。從而，若在顯示裝置搭載由該單位移位寄存器電路SR構(gòu)成的柵極線驅(qū)動(dòng)電路，則可防止誤動(dòng)作，進(jìn)行正常顯示。
另外，圖3中表示了電源VDM與第3電源端子s3連接的構(gòu)成，但是也可將第3電源端子s3連接到與第1電源端子s1相同的電源VDD。該場合，有減少必要的電源的數(shù)目的優(yōu)點(diǎn)。但是，由于TFT的種類不同，存在表現(xiàn)出圖6的虛線所示的IDS-VGS特性的情況，因此若令第3電源端子s3的電平為約VDD左右的高電平，則晶體管T4的泄漏電流的降低效果也可能減小，必須注意。
另外，作為與第3電源端子s3連接的電源VDM，也可采用將使電源VDD的輸出降壓的電平作為電壓VDM輸出的電源電路。圖7及圖8表示了該例。
圖7是將電源VDD的輸出電壓通過與二極管連接的晶體管n個(gè)串聯(lián)連接而成的晶體管群DT1和電容元件CA分壓來生成電壓VDM的電源電路。將與電源VDD連接的晶體管群DT1和與地GND連接的電容元件CA的連接結(jié)點(diǎn)作為電壓VDM的輸出端子。
晶體管群DT1的各個(gè)晶體管中產(chǎn)生閾值電壓Vth的電壓降，因此VDM的輸出端子中獲得VDM＝VDD-n×Vth。電容元件CA起對瞬時(shí)的負(fù)載電流穩(wěn)定VDM的電平的功能。另外，圖3的電路構(gòu)成中，直流電流幾乎不流向電源VDM，因此，可從該圖7的電路向構(gòu)成柵極線驅(qū)動(dòng)電路30的所有單位移位寄存器電路供給電壓VDM。
另外，圖8是將電源VDD的輸出電壓降壓而生成電壓VDM的電源電路的其他例。在電源VDD和地GND之間，由與二極管連接的3個(gè)晶體管串聯(lián)連接而成的晶體管群DT2和高電阻元件R1串聯(lián)連接。高電阻元件R1和晶體管群DT2的連接結(jié)點(diǎn)N10與晶體管TR1的柵極連接。該晶體管TR1的漏極與電源VDD連接，源極經(jīng)由電容元件CA與地GND連接。將晶體管TR1和電容元件CA的連接結(jié)點(diǎn)作為電壓VDM的輸出端子。
圖8中，由于結(jié)點(diǎn)N10的電壓成為大約3×Vth，因此電壓VDM的輸出端子之后還輸出下降了輸出晶體管TR1的閾值電壓量的VDM＝2×Vth。從該式可明白，電壓VDM不依賴于電源VDD的電平變動(dòng)。從而，可得到生成更穩(wěn)定的電壓VDM的效果。另外，即使該電路中，也與圖7的電路同樣，可向構(gòu)成柵極線驅(qū)動(dòng)電路30的所有單位移位寄存器電路SR供給電壓VDM。
另外，本實(shí)施例中說明了第1電源端子s1及第2電源端子s2與相同電源VDD連接的構(gòu)成，但是本發(fā)明的應(yīng)用不限于該構(gòu)成，也可以將它們與互異的電源連接。即，第2電源端子s2連接的電源，若是輸出使晶體管T2、T4、T7可導(dǎo)通的電壓的電源，則也可沒有電源VDD。另外，該情況在以下的實(shí)施例也同樣。
實(shí)施例2圖9是實(shí)施例2的單位移位寄存器電路SR的構(gòu)成電路圖。實(shí)施例1中，將向結(jié)點(diǎn)N3施加電壓VDM用的晶體管T8的柵極與結(jié)點(diǎn)N1連接，而實(shí)施例2中將其與輸出端子OUT連接。即，晶體管T8在輸出端子OUT的電平成為VDD時(shí)導(dǎo)通。
從而本實(shí)施例中，僅在圖4的定時(shí)圖中的時(shí)刻t4～t5之間，經(jīng)由晶體管T8向結(jié)點(diǎn)N3施加VDM。但是，由于時(shí)刻t5～t6之間結(jié)點(diǎn)N3浮置，因此該期間也維持VDM的電平。即本實(shí)施例中，在時(shí)刻t4～t6之間，晶體管T4成為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。
應(yīng)防止結(jié)點(diǎn)N1的泄漏電流的期間，是在結(jié)點(diǎn)N1被充電的狀態(tài)下從晶體管T3成為截止的時(shí)刻t4到第1時(shí)鐘端子A的時(shí)鐘信號C1下降的時(shí)刻t5為止的期間，但是，具體地說是在結(jié)點(diǎn)N1的電平上升到2×VDD-Vth為止的時(shí)刻t4～t5間容易產(chǎn)生該泄漏電流。從而，如本實(shí)施例，采用僅在時(shí)刻t4～t6間使晶體管T4成為負(fù)偏置狀態(tài)的構(gòu)成，也可獲得與實(shí)施例1大致同程度的抑制結(jié)點(diǎn)N1的泄漏電流的效果。
而且本實(shí)施例中，由于與實(shí)施例1相比與結(jié)點(diǎn)N1連接的晶體管的數(shù)目少，該結(jié)點(diǎn)N1的寄生電容降低。從而，可獲得更有效地形成第1時(shí)鐘端子A的時(shí)鐘信號導(dǎo)致的結(jié)點(diǎn)N1的升壓的效果。
另外，本實(shí)施例中，作為電壓電平VDM的生成手段也可采用圖7或圖8所示的電路。
實(shí)施例3圖10是實(shí)施例3的單位移位寄存器電路SR的構(gòu)成電路圖。本實(shí)施例中，晶體管T1的柵極和結(jié)點(diǎn)N1的連接經(jīng)由晶體管T9形成。晶體管T9的柵極與第4電源端子s4連接。本實(shí)施例中，第4電源端子s4與第1電源端子s1及第2電源端子s2同樣，與電源VDD連接。這里，晶體管T1的柵極和晶體管T9的連接結(jié)點(diǎn)定義為結(jié)點(diǎn)N4。
本實(shí)施例的單位移位寄存器電路SR中，若向輸入端子IN輸入輸入信號，則結(jié)點(diǎn)N1和結(jié)點(diǎn)N4都被充電到VDD-Vth的電平。然后，輸入第1時(shí)鐘端子A的時(shí)鐘信號C1若從0V遷移到VDD，則結(jié)點(diǎn)N4通過晶體管T1的柵極·溝道間電容形成的電容耦合升壓到2×VDD-Vth。但是，結(jié)點(diǎn)N1設(shè)定成由晶體管T9的源極跟隨動(dòng)作確定的電壓電平。圖10中，由于晶體管T9的柵極電壓電平是VDD，結(jié)點(diǎn)N1不從VDD-Vth變化。
即本實(shí)施例中，在圖3的定時(shí)圖的時(shí)刻t4～t5期間，結(jié)點(diǎn)N4升壓到2×VDD-Vth，但是結(jié)點(diǎn)N1保持VDD-Vth。從而，時(shí)刻t4～t5期間的晶體管T4的漏極·源極間電壓與實(shí)施例1相比變得較小，可獲得該期間中的晶體管T4的泄漏電流更小的效果。
另外，本實(shí)施例中，為了避免電源個(gè)數(shù)的增加，將晶體管T9的柵極即第4電源端子s4與第1電源端子s1及第2電源端子s2同樣連接到電源VDD，但是本發(fā)明不限于該構(gòu)成。作為與第4電源端子s4連接的電源，只要可通過晶體管T9的源極跟隨動(dòng)作將結(jié)點(diǎn)N1的電平設(shè)定成結(jié)點(diǎn)N3的電平(VDM)附近的值，也可以是其他電源，該場合也可獲得上述同樣的效果。
實(shí)施例4圖11是實(shí)施例4的單位移位寄存器電路SR的構(gòu)成電路圖。本實(shí)施例是實(shí)施例2和實(shí)施例3的組合。即，晶體管T8的柵極與輸出端子OUT連接，且在晶體管T1的柵極和結(jié)點(diǎn)N1之間，設(shè)置柵極與第4電源端子s4連接的晶體管T9。另外，本實(shí)施例中，第4電源端子s4也與電源VDD連接。
實(shí)施例3中，如圖10，結(jié)點(diǎn)N1連接有4個(gè)晶體管，因此該結(jié)點(diǎn)N1的寄生電容可能增加。但是本實(shí)施例中，通過實(shí)施例2的應(yīng)用，晶體管T8不與結(jié)點(diǎn)N1連接，因此抑制了該問題。另外，與實(shí)施例3同樣，即使結(jié)點(diǎn)N4升壓到2×VDD-Vth時(shí)，結(jié)點(diǎn)N1也維持VDD-Vth，因此此時(shí)的晶體管T4的漏極·源極間電壓變小，獲得可抑制泄漏電流的效果。
實(shí)施例5
圖12是實(shí)施例5的單位移位寄存器電路SR的構(gòu)成電路圖。該單位移位寄存器電路SR的構(gòu)成與實(shí)施例4(圖11)大致相同，不同點(diǎn)在于晶體管T8連接的第3電源端子s3與第1電源端子s1及第4電源端子s4同樣連接到電源VDD。
晶體管T9的柵極連接的第4電源端子s4與電源VDD連接，因而與實(shí)施例4同樣，即使結(jié)點(diǎn)N4升壓到2×VDD-Vth時(shí)，結(jié)點(diǎn)N1也維持VDD-Vth。另外，由于第3電源端子s3與電源VDD連接，因此此時(shí)的結(jié)點(diǎn)N3的電平也成為VDD-Vth。即，晶體管T4的漏極·源極間電壓大致成為0V，泄漏電流不流向該晶體管T4的漏極·源極間。結(jié)果，獲得可抑制結(jié)點(diǎn)N4即晶體管T1的柵極電壓電平的降低的效果。
另外，本實(shí)施例中，避免電源個(gè)數(shù)的增加，第3電源端子s3及第4電源端子s4都與電源VDD連接，但只要可將結(jié)點(diǎn)N1的電平設(shè)定成與結(jié)點(diǎn)N3的電平大致相同的值，則也可以是其他電源。
實(shí)施例6以上的說明中，如圖2，說明了用3相的時(shí)鐘信號C1、C2、C3使柵極線驅(qū)動(dòng)電路30的移位寄存器電路SR動(dòng)作的構(gòu)成，但是也可使用2相時(shí)鐘信號使其動(dòng)作。圖13是該場合中的柵極線驅(qū)動(dòng)電路30的構(gòu)成示意圖。
該場合，柵極線驅(qū)動(dòng)電路30也由級聯(lián)連接的多個(gè)單位移位寄存器電路SR構(gòu)成。但是，時(shí)鐘發(fā)生器31輸出相互反相的2相時(shí)鐘即時(shí)鐘信號C11、C12。在各個(gè)單位移位寄存器電路SR的第1時(shí)鐘端子A中，以鄰接單位移位寄存器電路SR間輸入相互反相的時(shí)鐘信號的方式輸入時(shí)鐘信號C11、C12之一。另外，其次級的單位移位寄存器電路SR的輸出信號輸入各單位移位寄存器電路SR的第2時(shí)鐘端子B。
圖14是用2相時(shí)鐘信號C11、C12使柵極線驅(qū)動(dòng)電路30動(dòng)作時(shí)的定時(shí)圖。輸入第1級的單位移位寄存器電路SR1的輸入端子IN的輸入信號在與時(shí)鐘信號C11、C12同步的定時(shí)移位的同時(shí)，按照順序傳達(dá)到單位移位寄存器電路SR2、SR3…。從而，柵極線驅(qū)動(dòng)電路30可以以規(guī)定的掃描周期順序驅(qū)動(dòng)?xùn)艠O線GL1、GL2、GL3…。
但是，圖13的構(gòu)成中，輸入各單位移位寄存器電路SR的第2時(shí)鐘端子B的時(shí)鐘信號是其次級的單位移位寄存器電路SR的輸出信號，因此若不是在該次級的單位移位寄存器電路SR至少動(dòng)作一次之后，則復(fù)位結(jié)點(diǎn)(圖3中的結(jié)點(diǎn)N2)不復(fù)位成VDD-Vth的電平，不進(jìn)行圖14所示的通常動(dòng)作。從而，在通常動(dòng)作之前，必須進(jìn)行將偽輸入信號從單位移位寄存器電路SR的第1級向最終級傳達(dá)的偽動(dòng)作?；?，也可以在復(fù)位結(jié)點(diǎn)和電源VDD之間另外設(shè)置復(fù)位用的晶體管，在通常動(dòng)作前預(yù)先進(jìn)行對該復(fù)位結(jié)點(diǎn)充電的復(fù)位動(dòng)作。但是，該場合，復(fù)位用的信號線必須另外設(shè)置。
這里，說明構(gòu)成如圖13構(gòu)成的柵極線驅(qū)動(dòng)電路30的單位移位寄存器電路SR中的泄漏電流的問題。為了使說明簡單，圖13的各單位移位寄存器電路SR假定具有實(shí)施例1(圖3)的電路構(gòu)成。
圖14的最下部分表示了圖13的柵極線驅(qū)動(dòng)電路30的單位移位寄存器電路SR1的結(jié)點(diǎn)N2中的電壓波形。如上所述，輸入各單位移位寄存器電路SR的第2時(shí)鐘端子B的時(shí)鐘信號是其次級的輸出信號，因此結(jié)點(diǎn)N2在1幀周期被充電1次。即結(jié)點(diǎn)N2浮置甚至達(dá)到1幀周期(約16ms)，必須預(yù)先保持該期間被充電的電荷。從而若在結(jié)點(diǎn)N2產(chǎn)生泄漏電流，則被充電的結(jié)點(diǎn)N2的電平連1幀周期也不能保持。該場合，柵極線GL的非選擇時(shí)的晶體管T2的阻抗即柵極線驅(qū)動(dòng)電路30的輸出阻抗變高，產(chǎn)生顯示不穩(wěn)定的問題。
因而實(shí)施例6中，提出可抑制結(jié)點(diǎn)N2產(chǎn)生的泄漏電流的單位移位寄存器電路SR。
圖15是實(shí)施例6的單位移位寄存器電路SR的構(gòu)成電路圖。本實(shí)施例中，晶體管T6和地GND(基準(zhǔn)電壓端子)的連接經(jīng)由晶體管T10形成。即，在結(jié)點(diǎn)N2和地GND之間串聯(lián)連接晶體管T6、T10。晶體管T10的柵極與晶體管T6的柵極同樣，連接到輸入端子IN。晶體管T6和晶體管T10的連接點(diǎn)定義為結(jié)點(diǎn)N5。
而且，本實(shí)施例中，該結(jié)點(diǎn)N5和第5電源端子s5之間連接晶體管T11。第5電源端子s5與電源VDM連接，晶體管T11的柵極與結(jié)點(diǎn)N2連接。
另外，參照上述的專利文獻(xiàn)1、2可明白，傳統(tǒng)的單位移位寄存器電路在結(jié)點(diǎn)N2和基準(zhǔn)電壓端子(地GND)之間僅僅連接一個(gè)晶體管(例如專利文獻(xiàn)1的圖2所示的晶體管21)。換言之，傳統(tǒng)的單位移位寄存器電路的構(gòu)成是從圖15所示電路去除晶體管T10、T11，將晶體管T6的源極與地GND直接連接。
相對地，本實(shí)施例中如圖15，在結(jié)點(diǎn)N2和地GND之間串聯(lián)連接晶體管T6和晶體管T10，且兩者間的結(jié)點(diǎn)N5連接有與電源VDM連接的晶體管T11。晶體管T6、T10的柵極都與輸入端子IN連接，因此晶體管T6和晶體管T10同樣進(jìn)行導(dǎo)通/截止的切換。另外由于晶體管T11的柵極與結(jié)點(diǎn)N2連接，因此結(jié)點(diǎn)N2的電平高時(shí)(即晶體管T6、T10截止時(shí))成為導(dǎo)通。
從而，單位移位寄存器電路SR的第2時(shí)鐘端子B被輸入時(shí)鐘信號(次級的輸出信號)，結(jié)點(diǎn)N2若成為VDD-Vth，則晶體管T11導(dǎo)通，向結(jié)點(diǎn)N5供給電源VDM的電壓。在輸入信號輸入輸入端子IN之前由于晶體管T6、T10截止，因此結(jié)點(diǎn)N5的電平成為VDM。著眼于此時(shí)的晶體管T6，其柵極(輸入端子IN)是0V，漏極(結(jié)點(diǎn)N2)是VDD-Vth，源極(結(jié)點(diǎn)N5)是VDM(＞0V)。即，該晶體管T6成為負(fù)偏置狀態(tài)。該狀態(tài)根據(jù)輸入端子IN的輸入信號，持續(xù)到結(jié)點(diǎn)N2復(fù)位到0V為止。
這樣，根據(jù)本實(shí)施例的單位移位寄存器電路SR，結(jié)點(diǎn)N2被充電期間，晶體管T6成為負(fù)偏置狀態(tài)。該期間，按照與實(shí)施例1的晶體管T4同樣的理論(參照圖6)，晶體管T6的泄漏電流被抑制。從而，可長時(shí)間保持充電的結(jié)點(diǎn)N2的電平。從而，如圖13所示的構(gòu)成的柵極線驅(qū)動(dòng)電路30，在需要維持單位移位寄存器電路SR的復(fù)位結(jié)點(diǎn)(結(jié)點(diǎn)N2)的電平甚至達(dá)到1幀周期的長時(shí)間的場合有效。即，在柵極線GL的非選擇狀態(tài)，可防止柵極線驅(qū)動(dòng)電路30的輸出阻抗上升，顯示變得不穩(wěn)定的問題。
另外，本實(shí)施例中，作為電壓電平VDM的生成手段，也可采用圖7或圖8所示的電路。
另外，第5電源端子s5也可以連接到與第2電源端子s2相同的電源VDD。該場合，結(jié)點(diǎn)N2充電到VDD-Vth期間，結(jié)點(diǎn)N5也充電到VDD-Vth。即，此時(shí)的晶體管T6的漏極·源極間的電壓成為大致0V，因此泄漏電流不流向該晶體管T6。從而，可獲得抑制結(jié)點(diǎn)N2即晶體管T2的柵極的電壓電平的降低的效果。另外，將電源VDM作為電源VDD有可減少必要電源數(shù)的優(yōu)點(diǎn)。
另外，以上的說明中，雖然以圖13所示的構(gòu)成的柵極線驅(qū)動(dòng)電路為前提，但即使是如圖2連接的構(gòu)成也可進(jìn)行通常動(dòng)作，可抑制結(jié)點(diǎn)N2的泄漏電流。這對于以下的實(shí)施例的單位移位寄存器電路SR也一樣。但是，采用圖2的構(gòu)成的場合，由于第2時(shí)鐘端子B被輸入時(shí)鐘信號C1～C3之一，結(jié)點(diǎn)N2在該周期被充電，浮置不能達(dá)到1幀周期長的時(shí)間，因此不會(huì)有象圖13的構(gòu)成的場合那樣的結(jié)點(diǎn)N2的泄漏電流大的問題。
實(shí)施例7圖16是實(shí)施例7的單位移位寄存器電路SR的構(gòu)成電路圖。實(shí)施例6(圖15)中，晶體管T11的柵極與結(jié)點(diǎn)N2連接，但實(shí)施例7中，其與第1時(shí)鐘端子A連接。即，晶體管T11在第1時(shí)鐘端子A的電平成為VDD時(shí)導(dǎo)通。
圖15的電路構(gòu)成中，若晶體管T6產(chǎn)生微量泄漏電流，結(jié)點(diǎn)N2的電平降低，則與之伴隨，晶體管T11的阻抗變大，因此結(jié)點(diǎn)N5的電平也降低。結(jié)果，本發(fā)明的效果降低，晶體管T6的泄漏電流有可能增大。
相對地，圖16的電路構(gòu)成圖中，晶體管T11的柵極被輸入比1幀周期短的周期的時(shí)鐘信號(圖13的時(shí)鐘信號C11、C12之一)。由于結(jié)點(diǎn)N5在該時(shí)鐘信號的周期可靠地充電，該結(jié)點(diǎn)N5的電平維持VDM，可防止本發(fā)明的效果降低。
另外，圖13的各單位移位寄存器電路SR中的第1時(shí)鐘端子A被輸入與鄰接的單位移位寄存器電路SR間相互反相的時(shí)鐘信號，且輸入端子IN被輸入前級的(即鄰接)單位移位寄存器電路SR的輸出信號，因此輸入端子IN和晶體管T11的柵極(第1時(shí)鐘端子A)不同時(shí)激活。從而，晶體管T10、T11不會(huì)同時(shí)導(dǎo)通，防止通過晶體管T10、T11從電源VDM向地GND流過貫通電流。
另外本實(shí)施例，第5電源端子s5也可連接到與第2電源端子s2相同的電源VDD。該場合，結(jié)點(diǎn)N2充電到VDD-Vth期間，結(jié)點(diǎn)N5也充電到VDD-Vth。晶體管T6的源極漏極間的電壓成為大致0V，因此晶體管T6中沒有電流流過。另外，通過將電源VDM變換成VDD，也具有減少必要電源數(shù)的優(yōu)點(diǎn)。
實(shí)施例8實(shí)施例6、7中，作為單位移位寄存器電路SR的結(jié)點(diǎn)N2中的泄漏電流的問題的對策，表示了抑制晶體管T6的泄漏電流的構(gòu)成。相對地，為了解決本實(shí)施例中相同的問題，提出可補(bǔ)償泄漏電流引起的結(jié)點(diǎn)N2的電平變動(dòng)的單位移位寄存器電路SR。
圖17是實(shí)施例8的單位移位寄存器電路SR的構(gòu)成電路圖。如同圖所示，該單位移位寄存器電路SR具備由第6電源端子s6和結(jié)點(diǎn)N2之間連接的晶體管T13、晶體管T13的柵極(定義為結(jié)點(diǎn)N6)和結(jié)點(diǎn)N2之間連接的晶體管T12以及結(jié)點(diǎn)N6和第1時(shí)鐘端子A之間連接的電容元件CB組成的補(bǔ)償電路。晶體管T12的柵極與第7電源端子s7連接。本實(shí)施例中，第1電源端子s1、第2電源端子s2、第6電源端子s6及第7電源端子s7全都與電源VDD連接。
該補(bǔ)償電路是對結(jié)點(diǎn)N2供給第6電源端子s6(電源VDD)的電壓，對結(jié)點(diǎn)N2充電的電路。即，通過將比晶體管T6的泄漏電流大的電流從第6電源端子s6(電源VDD)經(jīng)由晶體管T13供給結(jié)點(diǎn)N2，補(bǔ)償由泄漏電流降低的結(jié)點(diǎn)N2的電平。
在通常動(dòng)作時(shí)，若第2時(shí)鐘端子B被輸入時(shí)鐘信號(次級的輸出信號)，則結(jié)點(diǎn)N2充電到VDD-Vth。由于此時(shí)晶體管T12導(dǎo)通，結(jié)點(diǎn)N6也充電到VDD-Vth。第2時(shí)鐘端子B成為0V后，第1時(shí)鐘端子A的時(shí)鐘信號(C11或C12)若從0V變?yōu)閂DD，則結(jié)點(diǎn)N6通過電容元件CB形成的電容耦合升壓到大約2×VDD-Vth。
此時(shí)，由于晶體管T12的漏極是結(jié)點(diǎn)N6，源極是結(jié)點(diǎn)N2，因此，晶體管T12的柵極·源極間的電壓為Vth(閾值電壓)左右。從而，晶體管T12是大致截止?fàn)顟B(tài)的高阻抗，該晶體管T12幾乎沒有電流流過。從而，第1時(shí)鐘端子A的電平為VDD期間，結(jié)點(diǎn)N6的電平維持2×VDD-Vth。另外，該期間由于晶體管T13導(dǎo)通，結(jié)點(diǎn)N2的電平上升到VDD。
圖13的構(gòu)成中，第2時(shí)鐘端子B為0V的狀態(tài)持續(xù)約1幀周期，但是該狀態(tài)期間第1時(shí)鐘端子A也被反復(fù)輸入時(shí)鐘信號。從而，第2時(shí)鐘端子B為0V的期間，由于晶體管T13反復(fù)導(dǎo)通對結(jié)點(diǎn)N2充電，因此，結(jié)點(diǎn)N2即使產(chǎn)生泄漏電流，結(jié)點(diǎn)N2的電平也被補(bǔ)償而保持大致VDD的電平。即，輸出端子OUT可維持低阻抗的0V。
然后，若通過輸入信號，輸入端子IN的電平成為VDD，則晶體管T6導(dǎo)通，結(jié)點(diǎn)N2設(shè)定成0V。這樣，晶體管T12的柵極·源極間的電壓成為VDD，因此晶體管T12導(dǎo)通，結(jié)點(diǎn)N6成為低阻抗的0V。從而結(jié)點(diǎn)N2設(shè)定成0V期間，第1時(shí)鐘端子A的電平即使成為VDD，結(jié)點(diǎn)N6的電平也幾乎不上升，晶體管T13保持截止而沒有電流流過。即，在柵極線GL的選擇時(shí)，不會(huì)發(fā)生結(jié)點(diǎn)N2的電平不必要上升而晶體管T2導(dǎo)通的情況。而且，防止經(jīng)由晶體管T13及晶體管T6從電源VDD向地GND流過貫通電流。
這樣，本實(shí)施例的單位移位寄存器電路SR，由于具備在結(jié)點(diǎn)N2被充電而晶體管T2導(dǎo)通期間，將維持該導(dǎo)通狀態(tài)的電壓(這里是VDD)施加到該結(jié)點(diǎn)N2進(jìn)行充電的補(bǔ)償電路，因此即使晶體管T6產(chǎn)生泄漏電流，結(jié)點(diǎn)N2的電平變動(dòng)也被補(bǔ)償。從而，抑制柵極線GL的非選擇時(shí)晶體管T2的阻抗的上升。從而，若由該單位移位寄存器電路SR構(gòu)成的柵極線驅(qū)動(dòng)電路搭載到顯示裝置，則可防止誤動(dòng)作而進(jìn)行正常顯示。
另外，圖17中，晶體管T12的柵極即第7電源端子s7與電源VDD連接。該場合，如上所述，結(jié)點(diǎn)N2及結(jié)點(diǎn)N6的充電后的晶體管T12的柵極·源極間的電壓立刻成為Vth，可令晶體管T12為大致截止?fàn)顟B(tài)。此時(shí)若完全截止晶體管T12，則也可以令第7電源端子s7的電壓電平，例如VDD-Vth或VDD-2×Vth等，低于VDD。
例如若將第7電源端子s7的電平設(shè)定成VDD-Vth，則結(jié)點(diǎn)N6的升壓時(shí)的源極(結(jié)點(diǎn)N2)電壓是VDD-Vth，因此晶體管T12的柵極·源極間電壓成為0V，完全截止。
另外，例如，若將第7電源端子s7的電平設(shè)定為VDD-2×Vth，則結(jié)點(diǎn)N6升壓時(shí)，晶體管T12的柵極·源極間電壓成為-Vth，柵極對源極成反向偏置，因此完全截止。該場合，由第1時(shí)鐘端子A的時(shí)鐘信號升壓前的結(jié)點(diǎn)N6的電平是VDD-3×Vth，但是升壓時(shí)成為2×VDD-3×Vth。即晶體管T13的柵極·源極間電壓是(2×VDD-3×Vth)-(VDD-Vth)＝VDD-2×Vth。通常，由于VDD＞＞2×Vth，可充分使晶體管T13導(dǎo)通。
圖18、圖19是與第7電源端子s7連接的電源電路的例。首先，圖18是生成電壓電平VDD-Vth的電源電路，將電源VDD的輸出用二極管連接的晶體管DT3和高電阻元件R2分壓并輸出。另外，電容元件CA用于穩(wěn)定該輸出電壓電平。由于在晶體管DT3產(chǎn)生該閾值電壓Vth量的電壓降，因此可獲得VDD-Vth作為該電源電路的輸出電壓電平。
另一方面，圖19是生成電壓電平VDD-2×Vth的電源電路的例，將電源VDD的輸出用二極管連接的2個(gè)晶體管組成的晶體管群DT4和高電阻元件R3分壓并輸出。由于在構(gòu)成晶體管群DT4的2個(gè)晶體管分別產(chǎn)生閾值電壓Vth量的電壓降，因此可獲得VDD-2×Vth作為該電源電路的輸出電壓電平。圖19中，電容元件CA也用于穩(wěn)定該輸出電壓電平。
另外，本實(shí)施例若與實(shí)施例6及7組合，則可抑制晶體管T6的泄漏電流且即使在晶體管T6產(chǎn)生泄漏電流也可對其補(bǔ)償，因此，作為該晶體管T6的泄漏電流的對策，可獲得更高的效果。
實(shí)施例9圖20是實(shí)施例9的單位移位寄存器電路SR的構(gòu)成的電路圖。如同圖所示的本實(shí)施例中，設(shè)置與漏極和源極連接的晶體管T14形成的電容元件作為實(shí)施例8的圖17中的電容元件CB。這樣，采用MOS晶體管構(gòu)成的電容元件稱為「MOS電容元件」或「溝道電容元件」。
作為圖17的電容元件CB，使用采用晶體管T14的MOS電容元件時(shí)，結(jié)點(diǎn)N6為0V時(shí)該晶體管T14是截止?fàn)顟B(tài)，在源極·漏極間不形成溝道，因此與結(jié)點(diǎn)N6和第1時(shí)鐘端子A之間未連接電容等價(jià)。從而，結(jié)點(diǎn)N2、N6為0V時(shí)，第1時(shí)鐘端子A即使從0V變化到VDD，結(jié)點(diǎn)N6的電平也能可靠地保持0V的狀態(tài)。即，在柵極線GL的選擇時(shí)，可以可靠地截止晶體管T13，可防止結(jié)點(diǎn)N2的電平不必要上升。即，可以更可靠地防止柵極線GL的選擇時(shí)晶體管T2導(dǎo)通。
實(shí)施例10圖21是本發(fā)明的實(shí)施例10的單位移位寄存器電路SR的構(gòu)成電路圖。該單位移位寄存器電路SR是在圖3的電路構(gòu)成中使用晶體管T15～T19取代晶體管T5、T6。即，本實(shí)施例的單位移位寄存器電路SR的驅(qū)動(dòng)部由晶體管T3、T4、T7、T8、T15～T19構(gòu)成。
晶體管T15、T16在第2電源端子s2(電源VDD)和基準(zhǔn)電壓端子(地GND)之間串聯(lián)連接，兩者間的連接結(jié)點(diǎn)與結(jié)點(diǎn)N2連接。晶體管T15與二極管連接，起負(fù)載的功能。另外，晶體管T16的柵極與結(jié)點(diǎn)N1連接。
晶體管T17、T18在結(jié)點(diǎn)N1和基準(zhǔn)電壓端子(地GND)之間串聯(lián)連接，它們的柵極都與第2時(shí)鐘端子B(只要是與第2時(shí)鐘端子B的時(shí)鐘信號同步的信號端子，則也可以是其他端子)連接。兩者間的連接結(jié)點(diǎn)定義為結(jié)點(diǎn)N7。晶體管T19在該結(jié)點(diǎn)N7和第8電源端子s8之間連接，其柵極與結(jié)點(diǎn)N1連接。另外，本實(shí)施例中，第8電源端子s8與電源VDM連接。
本實(shí)施例的單位移位寄存器電路SR的驅(qū)動(dòng)部，具有不同于上述實(shí)施例的電路構(gòu)成，但是動(dòng)作大致相同。即本實(shí)施例的驅(qū)動(dòng)部也動(dòng)作如下與輸入第2時(shí)鐘端子B的時(shí)鐘信號同步，向結(jié)點(diǎn)N1供給基準(zhǔn)電壓端子(地GND)的電壓，同時(shí)向結(jié)點(diǎn)N2供給第2電源端子s2(電源VDD)的電壓，另外，根據(jù)輸入端子IN的輸入信號，向結(jié)點(diǎn)N1供給第1電源端子s1(電源VDD)的電壓，同時(shí)向結(jié)點(diǎn)N2供給基準(zhǔn)電壓端子(地GND)的電壓。以下，說明其動(dòng)作。
圖22是說明實(shí)施例10的單位移位寄存器電路SR的動(dòng)作的定時(shí)圖。這里也與圖4的說明同樣，說明向單位移位寄存器電路SR的第1時(shí)鐘端子A輸入時(shí)鐘信號C1，向第2時(shí)鐘端子B輸入時(shí)鐘信號C3的情況。
如圖22所示，在時(shí)刻t0若時(shí)鐘信號C3(第2時(shí)鐘端子B)的電平從0V變化到VDD，則晶體管T17、T18導(dǎo)通，結(jié)點(diǎn)N1的電平下降。這樣，由于晶體管T16截止，結(jié)點(diǎn)N2成為VDD-Vth的電平，從而晶體管T4、T7導(dǎo)通，結(jié)點(diǎn)N1成為0V。此時(shí)，結(jié)點(diǎn)N3、N7和結(jié)點(diǎn)N1都成為0V。結(jié)果，由于晶體管T1成為截止，晶體管T2成為導(dǎo)通的狀態(tài)，因此輸出端子OUT成為0V，柵極線GL成為低阻抗的非激活狀態(tài)(非選擇狀態(tài))。
然后在時(shí)刻t1若時(shí)鐘信號C3返回0V，則晶體管T17、T18成為0FF，但晶體管T4、T7導(dǎo)通，由于晶體管T16保持截止，因此結(jié)點(diǎn)N1不從0V變化，結(jié)點(diǎn)N2不從VDD-Vth的電平變化。
然后，在時(shí)刻t2，輸入信號輸入輸入端子IN，該輸入端子IN的電平若成為VDD，則晶體管T3導(dǎo)通，結(jié)點(diǎn)N1的電平上升。這樣，晶體管T16導(dǎo)通，結(jié)點(diǎn)N2成為0V，從而，由于晶體管T2、T4、T7截止，結(jié)點(diǎn)N1成為VDD-Vth的電平。
本實(shí)施例中，此時(shí)晶體管T8、T19成為導(dǎo)通，結(jié)點(diǎn)N3、N7分別被供給電源VDM的電壓，結(jié)點(diǎn)N3、N7的電平成為VDM。即，晶體管T4、T7都成為逆偏置狀態(tài)。
然后，在時(shí)刻t3若輸入端子IN返回0V，則晶體管T3截止，但晶體管T4、T7、T17、T18也截止，因此結(jié)點(diǎn)N1成為浮置。此時(shí)晶體管T4、T7都成為逆偏置狀態(tài)，因此結(jié)點(diǎn)N1幾乎不產(chǎn)生泄漏電流，結(jié)點(diǎn)N1的電平可靠地保持VDD-Vth。
然后，在時(shí)刻t4，第1時(shí)鐘端子A的時(shí)鐘信號C1若從0V成為VDD，則通過晶體管T1的柵極·溝道間電容形成的電容耦合，該柵極的電平伴隨時(shí)鐘信號C1的上升而上升，結(jié)點(diǎn)N1升壓到2×VDD-Vth。輸出端子OUT追隨時(shí)鐘信號C1的上升而成為VDD的電平，從而柵極線GL被激活。
在時(shí)刻t5時(shí)鐘信號C1成為0V。結(jié)點(diǎn)N1的泄漏電流幾乎不產(chǎn)生，因此到此時(shí)為止結(jié)點(diǎn)N1的電平保持2×VDD-Vth，輸出端子OUT的電平追隨時(shí)鐘信號C1下降成為0V。
在時(shí)刻t6以后反復(fù)上述的動(dòng)作。但是，柵極線驅(qū)動(dòng)電路30動(dòng)作，令在1幀周期中以一個(gè)循環(huán)周期順序逐個(gè)激活柵極線GL，因此，一個(gè)單位移位寄存器電路SR在1幀周期僅僅輸入一次輸入信號。輸入信號未輸入期間(即在柵極線GL的非選擇時(shí))第1時(shí)鐘端子A及第2時(shí)鐘端子B也被分別輸入時(shí)鐘信號C1、C3。該期間，晶體管T4、T7導(dǎo)通，晶體管T16截止，因此結(jié)點(diǎn)N1保持0V，結(jié)點(diǎn)N2保持VDD-Vth。從而，在柵極線GL的非選擇時(shí)，晶體管T1保持截止，晶體管T2保持導(dǎo)通的狀態(tài)。
例如，實(shí)施例1～5所示的單位移位寄存器電路SR中，輸入信號未輸入期間，第2時(shí)鐘端子B成為0V時(shí)，由于結(jié)點(diǎn)N2浮置，因此結(jié)點(diǎn)N2若產(chǎn)生泄漏電流，則產(chǎn)生結(jié)點(diǎn)N2不能保持VDD-Vth的電平的問題。如上所述，特別是在如圖13連接使用多個(gè)單位移位寄存器電路SR的場合，結(jié)點(diǎn)N2成為浮置的期間成為1幀周期，因此其成為大問題。因而本申請中也在實(shí)施例6～9中提出了可解決該問題的單位移位寄存器電路SR。
相對地，本實(shí)施例的單位移位寄存器電路SR中，一旦結(jié)點(diǎn)N1設(shè)定成0V，結(jié)點(diǎn)N2設(shè)定成VDD-Vth，則接著到輸入端子IN成為VDD為止的期間，晶體管T4、T7保持導(dǎo)通，晶體管T16保持截止，因此結(jié)點(diǎn)N2不成為浮置，保持VDD-Vth的電平。換言之，晶體管T3、T4、T7、T5、T16起觸發(fā)電路的功能，結(jié)點(diǎn)N1成為鎖存到0V，結(jié)點(diǎn)N2成為鎖存到VDD-Vth的狀態(tài)。從而本實(shí)施例中，具有不產(chǎn)生由結(jié)點(diǎn)N2的泄漏電流導(dǎo)致的上述問題的優(yōu)點(diǎn)。但是，輸入信號輸入輸入端子IN，結(jié)點(diǎn)N2設(shè)定成0V期間(圖22的時(shí)刻t2～t6)，通過晶體管T15、T16從電源VDD向地GND流過貫通電流，因此與實(shí)施例1～9比較，消耗功率增大。
另外如上所述，本實(shí)施例的單位移位寄存器電路SR的驅(qū)動(dòng)部構(gòu)成為在結(jié)點(diǎn)N1的電平成為VDD-Vth期間(晶體管T4、T7、T17、T18截止的期間，本實(shí)施例中圖22的時(shí)刻t2～t6)，晶體管T8、T19導(dǎo)通，分別對結(jié)點(diǎn)N3、N7施加電源VDD的電壓。即該期間，介于結(jié)點(diǎn)N1和地GND之間的晶體管T4、T17成為逆偏置狀態(tài)，因此結(jié)點(diǎn)N1的泄漏電流降低。
從而根據(jù)本實(shí)施例，抑制充電時(shí)的結(jié)點(diǎn)N1的電平的降低。從而，與實(shí)施例1同樣，可避免輸出端子OUT不追隨時(shí)鐘信號C1的電平的遷移的問題。另外，由于輸出端子OUT的輸出信號的下降時(shí)間(柵極線GL的放電時(shí)間)比傳統(tǒng)的柵極線驅(qū)動(dòng)電路短，因此也可獲得可取較大的柵極線GL的驅(qū)動(dòng)動(dòng)作中的定時(shí)余量的效果。
另外，圖21中說明了在第3電源端子s3及第8電源端子s8連接電源VDM的構(gòu)成，但是也可以連接到與第1電源端子s1相同的電源VDD。該場合，具有可減少必要電源數(shù)的優(yōu)點(diǎn)。但是，由于TFT的種類不同，存在表示為圖6的虛線所示的IDS-VGS特性的情況，若令第3電源端子s3及第8電源端子s8的電平為VDD左右的高電平，則由于也存在晶體管T4、T17的泄漏電流的降低效果變小的情況，有必要引起注意。
另外，本實(shí)施例中，分別設(shè)置了用于向結(jié)點(diǎn)N3施加電源VDM的電壓的電路(第3電源端子s3及晶體管T8)和用于向結(jié)點(diǎn)7施加電源VDM的電壓的電路(第8電源端子s8及晶體管T19)，但是如圖23所示，若共同連接結(jié)點(diǎn)N3和結(jié)點(diǎn)N7，則對它們施加電源VDM的電壓的電路也可以是一個(gè)，電路規(guī)?？s小。圖23中，晶體管T8將第3電源端子s3的電壓供給結(jié)點(diǎn)N3、N7的兩方。晶體管T8導(dǎo)通期間(結(jié)點(diǎn)N1成為VDD-Vth期間)，晶體管T4、T7、T17、T18全部截止，因此可進(jìn)行與上述同樣的動(dòng)作。
實(shí)施例11圖24是實(shí)施例11的單位移位寄存器電路SR的構(gòu)成電路圖。實(shí)施例10中，將用于向結(jié)點(diǎn)N3，N7施加電壓VDM的晶體管T8、T19的柵極與結(jié)點(diǎn)N1連接，而實(shí)施例11中將它們與輸出端子OUT連接。即，晶體管T8、T19在輸出端子OUT的電平成為VDD時(shí)導(dǎo)通。
從而，本實(shí)施例中，僅在圖22的定時(shí)圖中的時(shí)刻t4～t5期間，結(jié)點(diǎn)N3、N7被施加電壓VDM。但是，時(shí)刻t5～t6期間，結(jié)點(diǎn)N3、N7成為浮置，該期間也維持VDM的電平。即本實(shí)施例中，在時(shí)刻t4～t6期間，晶體管T4、T17成為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。
從而，根據(jù)本實(shí)施例，可獲得上述的實(shí)施例2的效果。即可獲得與實(shí)施例1大致同程度地抑制結(jié)點(diǎn)N1的泄漏電流的效果。另外，與實(shí)施例10相比，結(jié)點(diǎn)N1連接的晶體管數(shù)減少，因此該結(jié)點(diǎn)NI的寄生電容降低，具有可更有效地形成第1時(shí)鐘端子A的時(shí)鐘信號導(dǎo)致的結(jié)點(diǎn)N1的升壓的效果。
另外雖然圖示省略，本實(shí)施例中，結(jié)點(diǎn)N3和結(jié)點(diǎn)N7也可共用。該場合，對結(jié)點(diǎn)N3，N7施加電源VDM的電壓的電路也可以是一個(gè)，可縮小電路規(guī)模。
實(shí)施例12圖25是實(shí)施例12的單位移位寄存器電路的構(gòu)成電路圖。本實(shí)施例中，在實(shí)施例10的單位移位寄存器電路SR應(yīng)用實(shí)施例3的技術(shù)。即，本實(shí)施例的單位移位寄存器電路SR構(gòu)成為，圖21的電路的晶體管T1的柵極(結(jié)點(diǎn)N4)和結(jié)點(diǎn)N1的連接經(jīng)由晶體管T9形成。晶體管T9的柵極連接的第4電源端子s4與第1電源端子s1及第2電源端子s2同樣，與電源VDD連接。
該單位移位寄存器電路SR中，即使是晶體管T1的柵極(結(jié)點(diǎn)N4)升壓到2×VDD-Vth的電平期間(圖22的時(shí)刻t4～t5)，結(jié)點(diǎn)N1也設(shè)定成由晶體管T9的源極跟隨動(dòng)作確定的電壓電平。圖25中，由于晶體管T9的柵極電壓電平是VDD，結(jié)點(diǎn)N1不從VDD-Vth變化。從而，時(shí)刻t4～t5期間的晶體管T4的漏極·源極間電壓(結(jié)點(diǎn)N1、N3間電壓)及晶體管T17的漏極·源極間電壓(結(jié)點(diǎn)N1、N7間電壓)以實(shí)施例10相比較小，可獲得該期間中的晶體管T4的泄漏電流進(jìn)一步減小的效果。
另外，本實(shí)施例中，將晶體管T9的柵極即第4電源端子s4與第1電源端子s1及第2電源端子s2同樣連接到電源VDD，但是通過晶體管T9的源極跟隨動(dòng)作，只要可將結(jié)點(diǎn)N1的電平設(shè)定成結(jié)點(diǎn)N3、N7的電平(VDM)附近的值，也可以是其他電源，該場合也可獲得與上述同樣的效果。
實(shí)施例13圖26是實(shí)施例13的單位移位寄存器電路SR的構(gòu)成電路圖。本實(shí)施例是實(shí)施例11和實(shí)施例12的組合。即，將晶體管T8、T19的柵極與輸出端子OUT連接，且在晶體管T1的柵極和結(jié)點(diǎn)N1之間，設(shè)置柵極與第4電源端子s4連接的晶體管T9。本實(shí)施例中，第4電源端子s4也與電源VDD連接。
上述的實(shí)施例12中，如圖25所示，結(jié)點(diǎn)N1連接有7個(gè)晶體管，因此該結(jié)點(diǎn)N1的寄生電容可能增加。但是本實(shí)施例中，通過實(shí)施例11的應(yīng)用，晶體管T8、T19不與結(jié)點(diǎn)N1連接，因此可抑制該問題。另外，與實(shí)施例12同樣，結(jié)點(diǎn)N4即使升壓到2×VDD-Vth時(shí)，結(jié)點(diǎn)N1也維持VDD-Vth，因此此時(shí)的晶體管T4、T19的漏極·源極間電壓變小，可獲得抑制晶體管T4、T19的泄漏電流的效果。
實(shí)施例14圖27是實(shí)施例14的單位移位寄存器電路SR的構(gòu)成電路圖。該單位移位寄存器電路的構(gòu)成是在實(shí)施例13(圖26)的電路中應(yīng)用實(shí)施例5，第3電源端子s3及第8電源端子s8與第1電源端子s1及第4電源端子s4同樣連接到電源VDD。
晶體管T9的柵極連接的第4電源端子s4與電源VDD連接，因此與實(shí)施例13同樣，即使結(jié)點(diǎn)N4升壓到2×VDD-Vth時(shí)，結(jié)點(diǎn)N1也維持VDD-Vth。另外由于第3電源端子s3及第8電源端子s8與電源VDD連接，因此此時(shí)的結(jié)點(diǎn)N3的電平也成為VDD-Vth。即，晶體管T4及晶體管T17的漏極·源極間電壓都成為大致0V，在該晶體管T4、T17的漏極·源極間不流過泄漏電流。結(jié)果，獲得可抑制結(jié)點(diǎn)N4即晶體管T1的柵極電壓電平的降低的效果。
另外，本實(shí)施例中，避免電源個(gè)數(shù)的增加，第3電源端子s3、第4電源端子s4以及第8電源端子s8與電源VDD連接，但是只要結(jié)點(diǎn)N1的升壓時(shí)可將結(jié)點(diǎn)N1、N4、N7的電平設(shè)定成大致相同的值，也可以是其他電源。
實(shí)施例15例如實(shí)施例1的單位移位寄存器電路SR中，如圖3所示，構(gòu)成為采用第3電源端子s3連接的電源VDM及晶體管T7、T8，通過令晶體管T4為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。本實(shí)施例中不采用它們，提出可令晶體管T4為負(fù)偏置狀態(tài)的單位移位寄存器電路SR。
圖28是實(shí)施例15的單位移位寄存器電路的構(gòu)成電路圖。本實(shí)施例中，將晶體管T4的源極即結(jié)點(diǎn)N3與輸出端子OUT連接。如上述，該電路中，不需要圖3所示的第3電源端子s3(電源VDM)及晶體管T7、T8。
從圖3可明白，晶體管T2及晶體管T7的源極都與地GND連接，柵極與結(jié)點(diǎn)N2連接，因此兩者大致在相同定時(shí)進(jìn)行導(dǎo)通/截止的切換。從而，如圖28，結(jié)點(diǎn)N3和地GND之間即使連接(取代晶體管T7)晶體管T2，也可進(jìn)行與圖3的電路同樣的通常動(dòng)作。
但是，圖28的單位移位寄存器電路SR中，結(jié)點(diǎn)N3與輸出端子OUT連接，因此輸出端子OUT的電平為VDD時(shí)結(jié)點(diǎn)N3的電平也成為VDD。即實(shí)施例中，在圖4的定時(shí)圖的時(shí)刻t4～t5期間動(dòng)作使結(jié)點(diǎn)N3的電平成為VDD。從而，該期間，晶體管T4成為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。
參照圖4的定時(shí)圖，應(yīng)該防止結(jié)點(diǎn)N1的泄漏電流期間是結(jié)點(diǎn)N1被充電狀態(tài)下從晶體管T3成為截止的時(shí)刻t4到第1時(shí)鐘端子A的時(shí)鐘信號C1下降的時(shí)刻t5為止的期間，但是該泄漏電流特別容易在結(jié)點(diǎn)N1的電平上升到2×VDD-Vth為止的時(shí)刻t4～t5期間產(chǎn)生。從而，如本實(shí)施例，即使構(gòu)成僅在時(shí)刻t4～t5期間晶體管T4成為負(fù)偏置狀態(tài)，也可獲得與實(shí)施例1大致同程度地抑制結(jié)點(diǎn)N1的泄漏電流的效果。
另外本實(shí)施例中，與實(shí)施例1比較，由于可減少必要的晶體管及電源數(shù)，可縮小電路規(guī)模。另外，由于與實(shí)施例1相比可減少與結(jié)點(diǎn)N1連接的晶體管數(shù)，因此該結(jié)點(diǎn)N1的寄生電容降低，也具有可更有效地完成第1時(shí)鐘端子A的時(shí)鐘信號導(dǎo)致的結(jié)點(diǎn)N1的升壓的效果。
實(shí)施例16圖29是本發(fā)明的實(shí)施例16的單位移位寄存器電路的構(gòu)成電路圖。本實(shí)施例中，在實(shí)施例10的單位移位寄存器電路SR中應(yīng)用實(shí)施例15的技術(shù)。
本實(shí)施例中，結(jié)點(diǎn)N3(晶體管T4的源極)及結(jié)點(diǎn)N7(晶體管T17、T18間的連接結(jié)點(diǎn))都與輸出端子OUT連接。本實(shí)施例中，不需要圖21所示的第3電源端子s3及第8電源端子s8(電源VDM)、晶體管T7、T8、T19。
結(jié)點(diǎn)N3和地GND之間(取代晶體管T7)即使連接晶體管T2，也沒有動(dòng)作上的問題，如實(shí)施例15所說明的。
另一方面，著眼于圖22所示的單位移位寄存器電路SR的通常動(dòng)作中的晶體管T2、T17、T18的動(dòng)作，晶體管T17、T18導(dǎo)通時(shí)，晶體管T2也導(dǎo)通，且晶體管T2截止，輸出端子OUT的電平成為VDD時(shí)，晶體管T17、T18截止，因此，結(jié)點(diǎn)N7即使與輸出端子OUT連接也不會(huì)產(chǎn)生動(dòng)作上的問題。
另外，該通常動(dòng)作中，根據(jù)第2時(shí)鐘端子B的時(shí)鐘信號，必須將結(jié)點(diǎn)N1設(shè)定成0V，因此不能省略晶體管T18。這是因?yàn)?，雖然結(jié)點(diǎn)N1和地GND間也連接晶體管T2，但是如實(shí)施例10中的說明，由于該晶體管T2通過結(jié)點(diǎn)N1的電平下降、晶體管T16導(dǎo)通、結(jié)點(diǎn)N2的電平上升而首次導(dǎo)通，因此實(shí)質(zhì)上不能通過晶體管T2使結(jié)點(diǎn)N1放電。
圖29的單位移位寄存器電路SR中，結(jié)點(diǎn)N3、N7與輸出端子OUT連接，因此輸出端子OUT的電平為VDD時(shí)，結(jié)點(diǎn)N3、N7的電平也成為VDD。即本實(shí)施例中，在圖4的定時(shí)圖的時(shí)刻t4～t5的期間動(dòng)作使結(jié)點(diǎn)N3、N7的電平成為VDD。從而，該期間晶體管T4、T17成為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。
參照圖22的定時(shí)圖，應(yīng)該防止結(jié)點(diǎn)N1的泄漏電流的期間是在結(jié)點(diǎn)N1充電的狀態(tài)下從晶體管T3成為截止的時(shí)刻t4到第1時(shí)鐘端子A的時(shí)鐘信號C1下降的時(shí)刻t5為止的期間，但是該泄漏電流特別容易在結(jié)點(diǎn)N1的電平上升到2×VDD-Vth為止的時(shí)刻t4～t5期間產(chǎn)生。從而，如本實(shí)施例，即使構(gòu)成僅在時(shí)刻t4～t5期間晶體管T4、T17成為負(fù)偏置狀態(tài)，也可獲得與實(shí)施例15大致同程度地抑制結(jié)點(diǎn)N1的泄漏電流的效果。
另外本實(shí)施例中與實(shí)施例10比較，由于可減少必要晶體管及電源數(shù)，可縮小電路規(guī)模。另外，與實(shí)施例10比較由于可減少與結(jié)點(diǎn)N1連接的晶體管數(shù)，因此可獲得該結(jié)點(diǎn)N1的寄生電容降低，第1時(shí)鐘端子A的時(shí)鐘信號導(dǎo)致結(jié)點(diǎn)N1的升壓更有效地完成的效果。
實(shí)施例17顯示裝置中，例如柵極線GL和數(shù)據(jù)線DL之間的寄生電容的耦合形成的來自數(shù)據(jù)線DL的噪聲等，可能施加到柵極線GL的非選擇時(shí)的單位移位寄存器電路SR的輸出端子OUT。
例如實(shí)施例15的單位移位寄存器電路SR(圖28)中，在柵極線GL的非選擇時(shí)，結(jié)點(diǎn)N2的電平是VDD-Vth，因此晶體管T4導(dǎo)通。此時(shí)，若輸出端子OUT施加有來自柵極線GL的噪聲，則該噪聲通過晶體管T4傳達(dá)到結(jié)點(diǎn)N1。從而若晶體管T1導(dǎo)通，則盡管是非選擇時(shí)，對應(yīng)的柵極線GL也被激活，可能產(chǎn)生不能進(jìn)行正常顯示的誤動(dòng)作的問題。
圖30是實(shí)施例17的單位移位寄存器電路SR的構(gòu)成電路圖。如同圖，該單位移位寄存器電路SR中，結(jié)點(diǎn)N3不與輸出端子OUT連接。
結(jié)點(diǎn)N3和第1時(shí)鐘端子A之間連接有晶體管T21，結(jié)點(diǎn)N3和地GND(基準(zhǔn)電壓端子)之間連接有晶體管T22。即，晶體管T21、T22的組和晶體管T1、T2的組相互并聯(lián)。該晶體管T21的柵極與晶體管T1的柵極同樣與結(jié)點(diǎn)N1連接，該晶體管T22的柵極與晶體管T2同樣與結(jié)點(diǎn)N2連接。除此以外，與圖28為同樣的構(gòu)成。
晶體管T21、T22分別與晶體管T1、T2進(jìn)行相同動(dòng)作，因此，結(jié)點(diǎn)N3的電平和輸出端子OUT的電平完全相同地遷移。結(jié)果，該圖30的單位移位寄存器電路SR進(jìn)行與實(shí)施例15的單位移位寄存器電路SR相同的動(dòng)作。即本實(shí)施例中，也在圖4的定時(shí)圖的時(shí)刻t4～t5期間，晶體管T4成為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。
但是本實(shí)施例中，與實(shí)施例15不同的是，輸出端子OUT和結(jié)點(diǎn)N3之間分離。從而，輸出端子OUT即使被施加來自柵極線GL的噪聲，也可防止將其向結(jié)點(diǎn)N1傳達(dá)，可避免上述誤動(dòng)作的問題。
實(shí)施例18本實(shí)施例中，在實(shí)施例16的單位移位寄存器電路SR(圖29)應(yīng)用實(shí)施例17的技術(shù)。
圖31是實(shí)施例18的單位移位寄存器電路SR的構(gòu)成電路圖。如同圖，該單位移位寄存器電路中，結(jié)點(diǎn)N3和輸出端子OUT不連接。
與實(shí)施例17同樣，在結(jié)點(diǎn)N3和第1時(shí)鐘端子A之間，連接有柵極與結(jié)點(diǎn)N1連接的晶體管T21，在結(jié)點(diǎn)N3和地GND(基準(zhǔn)電壓端子)之間，連接有柵極與結(jié)點(diǎn)N2連接的晶體管T22。除此以外，與圖29是同樣的構(gòu)成。
晶體管T21、T22分別與晶體管T1、T2進(jìn)行相同動(dòng)作，因此，結(jié)點(diǎn)N3的電平和輸出端子OUT的電平完全相同地遷移。結(jié)果，該圖31的單位移位寄存器電路SR進(jìn)行與實(shí)施例16的單位移位寄存器電路相同的動(dòng)作。即本實(shí)施例中，也在圖4的定時(shí)圖的時(shí)刻t4～t5期間，晶體管T4、T17成為負(fù)偏置狀態(tài)，抑制結(jié)點(diǎn)N1的泄漏電流。
但是本實(shí)施例中，與實(shí)施例16不同的是，輸出端子OUT和結(jié)點(diǎn)N3之間分離，因此可避免由輸出端子OUT被施加來自柵極線GL的噪聲而導(dǎo)致上述誤動(dòng)作的問題。
權(quán)利要求
1.一種移位寄存器電路，包括輸入端子及輸出端子；分別輸入相位互異的第1及第2時(shí)鐘信號的第1及第2時(shí)鐘端子；分別被供給第1、第2及第3電壓的第1、第2及第3電壓端子；上述輸出端子和上述第1時(shí)鐘端子之間連接的第1晶體管；上述輸出端子和上述第1電壓端子之間連接的第2晶體管；上述第1晶體管的控制電極連接的第1結(jié)點(diǎn)；上述第2晶體管的控制電極連接的第2結(jié)點(diǎn)；驅(qū)動(dòng)部，與上述第2時(shí)鐘信號同步向上述第1結(jié)點(diǎn)供給上述第1電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第3電壓對應(yīng)的電壓，且根據(jù)上述輸入端子的輸入信號，向上述第1結(jié)點(diǎn)供給上述第2電壓對應(yīng)的電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第1電壓，其中，上述驅(qū)動(dòng)部包含用于向上述第1結(jié)點(diǎn)供給上述第1電壓的晶體管，即一個(gè)主電極與上述第1結(jié)點(diǎn)連接，同時(shí)控制電極與上述第2結(jié)點(diǎn)連接的第3晶體管，且構(gòu)成為在該第3晶體管成為截止?fàn)顟B(tài)的期間內(nèi)，向該第3晶體管的另一個(gè)主電極即第3結(jié)點(diǎn)施加不同于上述第1電壓的規(guī)定電壓。
2.權(quán)利要求1所述的移位寄存器電路，其中，上述驅(qū)動(dòng)部包括在上述第3結(jié)點(diǎn)和上述第1電壓端子之間連接，控制電極與上述第2結(jié)點(diǎn)連接的第4晶體管；被供給規(guī)定的第4電壓的第4電壓端子；在上述第4電壓端子和上述第3結(jié)點(diǎn)之間連接的第5晶體管。
3.權(quán)利要求2所述的移位寄存器電路，其中，上述第5晶體管的控制電極與上述第1結(jié)點(diǎn)連接。
4.權(quán)利要求1所述的移位寄存器電路，其中，上述驅(qū)動(dòng)部中，上述第1晶體管的控制電極和上述第1結(jié)點(diǎn)之間的連接經(jīng)由第6晶體管形成，上述第6晶體管的控制電極與被供給規(guī)定的第5電壓的第5電壓端子連接。
5.權(quán)利要求1的移位寄存器電路，其中，上述第3結(jié)點(diǎn)與上述輸出端子連接。
6.權(quán)利要求1所述的移位寄存器電路，其中，上述驅(qū)動(dòng)部包括在上述第3結(jié)點(diǎn)和上述第1時(shí)鐘端子之間連接，控制電極與上述第1結(jié)點(diǎn)連接的第7晶體管；在上述第3結(jié)點(diǎn)和上述第1電壓端子之間連接，控制電極與上述第2結(jié)點(diǎn)連接的第8晶體管。
7.權(quán)利要求1所述的移位寄存器電路，其中，上述驅(qū)動(dòng)部包括在上述第1結(jié)點(diǎn)和上述第1電壓端子之間串聯(lián)連接，控制電極共同連接到與上述第2時(shí)鐘信號同步的信號端子的第9、第10晶體管，且構(gòu)成為在該第9、第10晶體管成為截止?fàn)顟B(tài)的期間內(nèi)，在該第9、第10晶體管間的連接結(jié)點(diǎn)即第4結(jié)點(diǎn)施加不同于上述第1電壓的規(guī)定電壓。
8.權(quán)利要求7所述的移位寄存器電路，其中，上述驅(qū)動(dòng)部包括被供給規(guī)定的第6電壓的第6電壓端子；在上述第6電壓端子和上述第4結(jié)點(diǎn)之間連接，控制電極與上述輸出端子連接的第11晶體管。
9.權(quán)利要求7所述的移位寄存器電路，其中，上述第4結(jié)點(diǎn)與上述輸出端子連接。
10.權(quán)利要求7所述的移位寄存器電路，其中，上述第4結(jié)點(diǎn)與上述第3結(jié)點(diǎn)連接。
11.權(quán)利要求1所述的移位寄存器電路多個(gè)級聯(lián)連接構(gòu)成的移位寄存器電路。
12.權(quán)利要求1所述的移位寄存器電路作為掃描線驅(qū)動(dòng)電路的圖像顯示裝置。
13.一種移位寄存器電路，包括輸入端子及輸出端子；分別輸入相位互異的第1及第2時(shí)鐘信號的第1及第2時(shí)鐘端子；分別被供給第1、第2及第3電壓的第1、第2及第3電壓端子；上述輸出端子和上述第1時(shí)鐘端子之間連接的第1晶體管；上述輸出端子和上述第1電壓端子之間連接的第2晶體管；上述第1晶體管的控制電極連接的第1結(jié)點(diǎn)；上述第2晶體管的控制電極連接的第2結(jié)點(diǎn)；驅(qū)動(dòng)部，與上述第2時(shí)鐘信號同步向上述第1結(jié)點(diǎn)供給上述第1電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第3電壓對應(yīng)的電壓，且根據(jù)上述輸入端子的輸入信號，向上述第1結(jié)點(diǎn)供給上述第2電壓對應(yīng)的電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第1電壓，其中，上述驅(qū)動(dòng)部包括在上述第2結(jié)點(diǎn)和上述第1電壓端子之間串聯(lián)連接，控制電極共同與上述輸入端子連接的第3、第4晶體管，且構(gòu)成為在該第3、第4晶體管成為截止?fàn)顟B(tài)的期間內(nèi)，在該第3、第4晶體管間的連接結(jié)點(diǎn)即第3結(jié)點(diǎn)施加不同于上述第1電壓的規(guī)定電壓。
14.權(quán)利要求13所述的移位寄存器電路，其中，上述驅(qū)動(dòng)部包括被供給規(guī)定的第4電壓的第4電壓端子和在上述第4電壓端子和上述第3結(jié)點(diǎn)之間連接的第5晶體管。
15.權(quán)利要求14所述的移位寄存器電路，其中，上述第5晶體管的控制電極與上述第2結(jié)點(diǎn)連接。
16.權(quán)利要求13所述的移位寄存器電路多個(gè)級聯(lián)連接構(gòu)成的移位寄存器電路。
17.權(quán)利要求13所述的移位寄存器電路作為掃描線驅(qū)動(dòng)電路的圖像顯示裝置。
18.一種移位寄存器電路，包括輸入端子及輸出端子；分別輸入相位互異的第1及第2時(shí)鐘信號的第1及第2時(shí)鐘端子；分別被供給第1、第2及第3電壓的第1、第2及第3電壓端子；上述輸出端子和上述第1時(shí)鐘端子之間連接的第1晶體管；上述輸出端子和上述第1電壓端子之間連接的第2晶體管；上述第1晶體管的控制電極連接的第1結(jié)點(diǎn)；上述第2晶體管的控制電極連接的第2結(jié)點(diǎn)；驅(qū)動(dòng)部，與上述第2時(shí)鐘信號同步向上述第1結(jié)點(diǎn)供給上述第1電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第3電壓對應(yīng)的電壓，且根據(jù)上述輸入端子的輸入信號，向上述第1結(jié)點(diǎn)供給上述第2電壓對應(yīng)的電壓的同時(shí)，向上述第2結(jié)點(diǎn)供給上述第1電壓，其中，上述驅(qū)動(dòng)部包括，在上述第2晶體管成為導(dǎo)通狀態(tài)的期間內(nèi)，與上述第1時(shí)鐘信號同步，將上述第2結(jié)點(diǎn)充電到維持上述第2晶體管的導(dǎo)通狀態(tài)的電平的補(bǔ)償電路。
19.權(quán)利要求18所述的移位寄存器電路，其中，上述補(bǔ)償電路包括分別被供給規(guī)定的第4及第5電壓的第4及第5電壓端子；在上述第2結(jié)點(diǎn)和上述第4電壓端子之間連接的第3晶體管；在上述第3晶體管的控制電極和上述第2結(jié)點(diǎn)之間連接，控制電極與上述第5電壓端子連接的第4晶體管；在上述第3晶體管的控制電極和上述第1時(shí)鐘端子之間連接的電容元件。
20.權(quán)利要求19所述的移位寄存器電路，其中，上述電容元件是金屬氧化物半導(dǎo)體電容元件。
21.權(quán)利要求18所述的移位寄存器電路多個(gè)級聯(lián)連接構(gòu)成的移位寄存器電路。
22.權(quán)利要求18所述的移位寄存器電路作為掃描線驅(qū)動(dòng)電路的圖像顯示裝置。
全文摘要
提供可防止泄漏電流導(dǎo)致的誤動(dòng)作的移位寄存器電路以及搭載它的顯示裝置。在移位寄存器電路的輸出級，具有在輸出端子OUT－第1時(shí)鐘端子A間連接的晶體管T1和在輸出端子OUT－地GND間連接的晶體管T2。晶體管T1的柵極(結(jié)點(diǎn)N1)－地GND間連接有串聯(lián)連接的晶體管T4、T7。晶體管T4、T7間的結(jié)點(diǎn)N3經(jīng)由晶體管T8與電源VDM連接。由于晶體管T8的柵極與結(jié)點(diǎn)N1連接，若晶體管T4、T7截止，結(jié)點(diǎn)N1的電平上升，則晶體管T8導(dǎo)通，對結(jié)點(diǎn)N3施加規(guī)定的電壓。
文檔編號G09G3/20GK1841565SQ200610004
公開日2006年10月4日 申請日期2006年1月26日 優(yōu)先權(quán)日2005年3月30日
發(fā)明者飛田洋一, 村井博之 申請人:三菱電機(jī)株式會(huì)社