專利名稱：半導(dǎo)體器件、使用該器件的電路和顯示設(shè)備及其驅(qū)動(dòng)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件、使用所述半導(dǎo)體器件的電路和顯示設(shè)備、及所述半導(dǎo)體器件的驅(qū)動(dòng)方法，更具體地，涉及一種集成了具有SOI(絕緣體上硅)結(jié)構(gòu)的MOS(金屬氧化物半導(dǎo)體)晶體管(如多晶硅TFT(薄膜晶體管))的半導(dǎo)體器件、使用所述半導(dǎo)體器件的電路和顯示設(shè)備、及所述半導(dǎo)體器件的驅(qū)動(dòng)方法。
背景技術(shù)：
形成在絕緣襯底上的多晶硅TFT曾經(jīng)需要昂貴的石英襯底，以便進(jìn)行高溫處理，并且已經(jīng)被應(yīng)用于小型、高附加值的顯示板。之后，開發(fā)了一種通過如低壓(LP)CVD、等離子體(P)CVD或?yàn)R射等方法形成前體膜、然后對其進(jìn)行激光退火以便使其多晶化的技術(shù)，即能夠以允許使用玻璃襯底等的較低溫度形成多晶硅TFT的技術(shù)。同時(shí)，氧化膜形成、微處理和電路設(shè)計(jì)技術(shù)不斷發(fā)展，開始為將顯示板的外圍電路集成在與像素相同的襯底上的便攜式電話、個(gè)人數(shù)字設(shè)備和筆記本PC的多晶硅TFT顯示板做好了準(zhǔn)備。
作為特定示例，所給出的是一種有源矩陣型顯示設(shè)備，在現(xiàn)有技術(shù)1(日本公開未審專利申請No.2004-046054)中所公開。如現(xiàn)有技術(shù)1的圖39所示，圖1是示出了與驅(qū)動(dòng)電路進(jìn)行了集成的傳統(tǒng)的普通液晶顯示設(shè)備的顯示系統(tǒng)的結(jié)構(gòu)的方框圖。
參照圖1，在與驅(qū)動(dòng)電路進(jìn)行了集成的傳統(tǒng)液晶顯示設(shè)備中，在顯示設(shè)備襯底101上，按照與多晶硅TFT集成的方式，形成了有源矩陣顯示區(qū)110，針對其以矩陣形式設(shè)置配線，并排列M行N列的像素；行掃描電路(掃描線(柵極線)驅(qū)動(dòng)電路)109；列掃描電路(數(shù)據(jù)線驅(qū)動(dòng)電路)3504；模擬開關(guān)3505；電平移位器3503等。
控制器113、存儲(chǔ)器111、數(shù)字/模擬轉(zhuǎn)換電路(DAC電路)3502、掃描電路/數(shù)據(jù)寄存器3501等是形成在單晶硅晶片上的集成電路芯片(IC芯片)，并被安裝在顯示設(shè)備襯底101的外部。模擬開關(guān)3505具有與有源矩陣顯示區(qū)110的行數(shù)據(jù)線的數(shù)量N相等的輸出數(shù)。將集成電路14形成在系統(tǒng)側(cè)電路板103上。
此外，按照與如DAC電路等更為復(fù)雜的電路集成的方式形成了具有由多晶硅TFT構(gòu)成的集成驅(qū)動(dòng)電路的一些傳統(tǒng)液晶顯示設(shè)備。如現(xiàn)有技術(shù)1的圖40所示，圖2是示出了具有內(nèi)置DAC電路的傳統(tǒng)液晶顯示設(shè)備的顯示系統(tǒng)的結(jié)構(gòu)的方框圖。在具有內(nèi)置DAC電路的傳統(tǒng)液晶顯示設(shè)備中，類似于不具有內(nèi)置DAC電路的圖1所示的設(shè)備，除了有源矩陣顯示區(qū)110，針對其以矩陣形式設(shè)置配線，并排列M行N列的像素；行掃描電路109；和列掃描電路3506之外，還以集成在顯示設(shè)備101上的方式形成如數(shù)據(jù)寄存器3507、鎖存電路105、DAC電路106、選擇器電路107和電平移位器/定時(shí)緩存器108等電路。
在此結(jié)構(gòu)中，安裝在顯示設(shè)備襯底101外部的控制器IC可以由全部為低電壓電路或元件的存儲(chǔ)器111、輸出緩存器電路(D位)112和控制器113構(gòu)成，而并不包括需要高電壓的DAC電路。結(jié)果，由于能夠制造IC，而無需同時(shí)使用產(chǎn)生用于寫入晶體的電壓信號(hào)的高電壓處理，可以將價(jià)格降低到比合并有DAC的前述IC更低的價(jià)格。
上述液晶顯示設(shè)備的剖面較低且重量較輕。為了最好地使用這些特征，將這些液晶顯示設(shè)備加載到便攜式信息處理器上。
此外，最近在現(xiàn)有技術(shù)2(SID(信息顯示協(xié)會(huì))第1392頁，2003年技術(shù)論文文摘)中描述了一種液晶顯示設(shè)備，將由多晶硅TFT構(gòu)成的電源電路集成在顯示區(qū)域的周圍，并成功地對其進(jìn)行驅(qū)動(dòng)。根據(jù)現(xiàn)有技術(shù)2，除了掃描線驅(qū)動(dòng)電路和包括6位DAC的數(shù)據(jù)線驅(qū)動(dòng)電路以外，在顯示區(qū)域的周圍，通過多晶硅TFT形成由電荷泵電路和調(diào)節(jié)器電路構(gòu)成的電源電路，并且在向板提供單電源(如3V電源)時(shí)，產(chǎn)生板中所必需的另一電壓。因此，通常需要位于板外部的電源電路不再是必需的。
此外，在現(xiàn)有技術(shù)3(ISSCC(IEEE國際固態(tài)電路會(huì)議)2003，論文9.4)中，已經(jīng)描述了由形成在玻璃襯底上的TFT制備的、電源電壓為5V、操作頻率為3MHz的8位CPU的示例。工藝規(guī)則被設(shè)置為2μm。因而，用于制備多晶硅TFT集成電路的技術(shù)已經(jīng)得到了極大的發(fā)展，并且目前正在接近在玻璃襯底上實(shí)現(xiàn)集成電路的水平，而在30年前(如1975年)，將其形成在單晶硅晶片上。
根據(jù)這些背景，所謂的“玻璃上的系統(tǒng)”，將如顯示器等輸出功能和如圖像傳感器等輸入功能及其外圍電路(如存儲(chǔ)器和CPU等)集成在玻璃襯底上的設(shè)備已經(jīng)得到了長足的發(fā)展。
多晶硅TFT通常是具有源極端、漏極端和柵極端的MOS型3端元件，以及在利用多晶硅構(gòu)建電路時(shí)，其電路配置可以參考所謂的塊MOS集成電路的電路配置，已經(jīng)利用單晶硅晶片形成了所述塊MOS集成電路的電路配置。
例如，在現(xiàn)有技術(shù)4(“CMOS Integrated Circuit-fromintroduction to actual use”，Tadayoshi Enomoto著)中描述了利用傳統(tǒng)已知塊MOS晶體管構(gòu)成的塊DRAM(塊動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)的電路配置和操作。圖3和圖4示出了如現(xiàn)有技術(shù)4、第192頁上描述的DRAM基本電路及其讀出操作和信號(hào)波形。這里，在該文獻(xiàn)的文字和附圖中使用的符號(hào)中，將顯示表示“D”的非的“D bar”，為了在專利文獻(xiàn)中顯示的方便起見，將其表示為“XD”。
將參照圖3和圖4來描述現(xiàn)有技術(shù)4中所公開的塊DRAM。首先，將參照圖3和圖4，對讀出單元C1(兩個(gè)單元中上面的單元)的存儲(chǔ)器內(nèi)容為“1”時(shí)的讀出操作進(jìn)行描述。當(dāng)預(yù)充電脈沖φP上升時(shí)，將位線對D線和XD線設(shè)置為VD/2。接下來，字線WLX(所示兩條線中上面的線)上升，并且D線上升ΔV。當(dāng)φAn達(dá)到高電位時(shí)，鎖存型讀出放大器的n溝道MOS晶體管(nM1和nM2)開始操作，并且n溝道MOS晶體管(nM2)具有與高電位D線的接收電位的連續(xù)性，從而將第電位側(cè)的XD線的電位降低到0V。另一方面，p溝道側(cè)MOS晶體管側(cè)與n溝道MOS晶體管側(cè)相反地發(fā)揮作用。即，當(dāng)φAp達(dá)到高電位時(shí)，p溝道MOS晶體管(pM1)具有與低電位XD線的接收電位的連續(xù)性，從而對高電位D線進(jìn)行充電，直到其達(dá)到VD。應(yīng)當(dāng)認(rèn)為當(dāng)單元的存儲(chǔ)器內(nèi)容為“0”時(shí)，操作與讀出“1”的情況相反。
這樣，從存儲(chǔ)器單元讀出到位線對上的微小電壓信號(hào)ΔV被鎖存型讀出放大器電路放大為VD和0。此外，通過位線將這里被放大為VD和0的信號(hào)寫入存儲(chǔ)器單元的電容C1，可以進(jìn)行刷新操作。
這里，將上述驅(qū)動(dòng)方法稱為“VD/2預(yù)充電法”，其中將ΔV的絕對值|ΔV|設(shè)置為以下數(shù)值表達(dá)式1中的原始近似值。這里，C1表示存儲(chǔ)器單元C1的電容，以及C2表示D線或XD線的寄生電容。
|ΔV|=C12(C1+C2)VD······(1)]]>以上描述了利用塊MOS晶體管構(gòu)成的塊DRAM的結(jié)構(gòu)和操作，同時(shí)對于利用氧化膜上的單晶硅作為溝道的所謂SOI DRAM，類似的電路結(jié)構(gòu)和操作是已知的，例如，已經(jīng)在現(xiàn)有技術(shù)5(“SOI DesignAnalog，Memory and Digital Techniques”，Andrew Marshall著，第261頁)中對其進(jìn)行了描述。
此外，利用TFT構(gòu)成的前述讀出放大器電路的示例也是已知的。例如，根據(jù)現(xiàn)有技術(shù)6(日本公開未審專利申請No.2002-351430)的圖2和說明書0078段，利用p溝道和n溝道TFT構(gòu)建了具有與圖3所示的鎖存型讀出放大器相同結(jié)構(gòu)的鎖存型讀出放大器。
但是，這些現(xiàn)有技術(shù)具有以下問題。參照如圖3所示的傳統(tǒng)DRAM的電路結(jié)構(gòu)，本發(fā)明人通過試驗(yàn)、制作了使用多晶硅TFT的DRAM，并對其進(jìn)行評估。結(jié)果，本發(fā)明人所面臨的問題是在從存儲(chǔ)器單元中讀出信號(hào)時(shí)，頻繁地發(fā)生讀出錯(cuò)誤。同時(shí)，作為分析其成因的結(jié)果，發(fā)現(xiàn)鎖存型讀出放大器的靈敏度過低，超出了根據(jù)針對傳統(tǒng)多晶硅TFT集成電路的設(shè)計(jì)和評估技術(shù)做出預(yù)測的能力。首先，將描述此問題的研究結(jié)果。
(鎖存型讀出放大器評估電路結(jié)構(gòu))圖5是由玻璃襯底上的多晶硅TFT形成的鎖存型讀出放大器評估電路的電路圖。晶體管N1和晶體管N2是n溝道多晶硅TFT，以及晶體管P1和P2是p溝道多晶硅TFT。晶體管N2和晶體管P2的漏極電極共同與晶體管P1和晶體管N1的柵極電極相連，以及晶體管P1和晶體管N1的漏極電極共同與晶體管P2和晶體管N2的柵極電極相連。
晶體管N3是n溝道多晶硅TFT，用于接通和斷開晶體管N1和晶體管N2的源極電極與地電極(0V)之間的部分，以及晶體管P3是p溝道多晶硅TFT，用于接通和斷開晶體管P1和晶體管P2的源極和VDD之間的部分。在將本讀出放大器電路用于存儲(chǔ)器電路時(shí)，節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN等價(jià)于位線對與之相連的節(jié)點(diǎn)。這里，連接電容C1和C2，作為如位線電容等信號(hào)保持電容。對于節(jié)點(diǎn)EVN，通過SW2與可變電壓源V_EVN_in相連。對于節(jié)點(diǎn)ODD，通過SW1與固定電壓源V_ODD_in相連。設(shè)置可變電壓源V_EVN_in、固定電壓源V_ODD_in、SW1和SW2，以將最初從存儲(chǔ)器單元中讀出并提供給鎖存型讀出放大器的電位差ΔV提供給本鎖存型讀出放大器。
下面，將參照圖6所示的輸入波形和實(shí)際測量到的波形，給出對用于驅(qū)動(dòng)此鎖存型讀出放大器評估電路的方法的描述。
(A)首先，在SE1為低電平且SE2為高電平(即晶體管N3和晶體管P3均截止)的時(shí)間段內(nèi)，接通開關(guān)SW1和SW2，從而分別將電壓V_EVN_in和V_ODD_in提供給節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD，然后斷開開關(guān)SW1和SW2，從而分別在C2和C1中對此電壓進(jìn)行采樣。這里，將VDD的電壓設(shè)置為VDD1(VDD1是正電壓，且被設(shè)置為TFT N1和N2的閾值電壓的兩倍或更大的電壓)，將V_ODD_in的電壓設(shè)置為(VDD1)/2(將其設(shè)置為不小于晶體管N1和N2的閾值電壓的電壓)，并將V_EVN_in的電壓設(shè)置為可變電壓。這樣，將ΔV提供給鎖存型讀出放大器的兩端(EVN和ODD)。ΔV可以由以下表達(dá)式定義。
ΔV＝(V_EVN_in)-(V_ODD_in)……(2)(B)在這樣將ΔV提供給鎖存型讀出放大器電路之后，首先，使SE1變?yōu)楦唠娖?，從而?dǎo)通晶體管N3，然后使SE2變?yōu)榈碗娖?，從而?dǎo)通晶體管P3。由此，安裝前述圖3和圖4所示的DRAM的操作原理，進(jìn)行以下操作。
(1)首先，通過導(dǎo)通圖5所示的晶體管N3，在等價(jià)于位線對的節(jié)點(diǎn)對ODD和EVN中，將低電壓節(jié)點(diǎn)(此圖中為節(jié)點(diǎn)ODD)的電壓降低到0V，從而使此節(jié)點(diǎn)ODD和地之間的部分實(shí)現(xiàn)低阻抗。此時(shí)，高電壓節(jié)點(diǎn)(此圖中為節(jié)點(diǎn)EVN)的電壓是(V_EVN_in)，從所提供的電壓稍有下降(圖6中以α表示)。
高電壓節(jié)點(diǎn)(此圖中為節(jié)點(diǎn)EVN)的電壓由于以下兩個(gè)原因而稍有下降。即，第一，晶體管N2的柵極電壓和源極電壓下降，并且此時(shí)，由于晶體管N2的柵極和漏極、以及源極和漏極之間通過電容的耦合，提取電容C2的電荷，以及第二，由于節(jié)點(diǎn)對的低電壓節(jié)點(diǎn)降低到0V需要時(shí)間，且這段時(shí)間內(nèi)晶體管N2導(dǎo)通，通過晶體管提取電容C2的電荷。如圖所示，α示出了以(V_EVN_in)提供的電壓和高電壓節(jié)點(diǎn)(此圖中為EVN)的電壓穩(wěn)定時(shí)的電壓之間的差值。另一方面，β示出了(VDD1)/2與高電壓節(jié)點(diǎn)穩(wěn)定時(shí)的電壓之間的差值。通常，α非常小，達(dá)到不會(huì)引起讀出放大器操作中的問題的程度，或者進(jìn)行電路設(shè)計(jì)，從而不會(huì)引起問題。
對于地和電源(VDD)，此高電壓節(jié)點(diǎn)仍然處于高阻抗?fàn)顟B(tài)。
(2)接下來，通過接通晶體管P3，高電壓節(jié)點(diǎn)(此圖中為EVN)的電壓上升到VDD1，并且此節(jié)點(diǎn)和VDD之間的部分實(shí)現(xiàn)低阻抗。
通過(1)和(2)中的這些放大和鎖存操作，將提供給鎖存型讀出放大器電路的ΔV放大為幅度VDD1-0，并對其進(jìn)行鎖存。
(C)然后，使SE1變?yōu)榈碗娖剑沂筍E2變?yōu)楦唠娖?，從而截止晶體管N3和P3。然后，重復(fù)(A)中的一系列操作。
通過監(jiān)視節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN的電壓，觀察到如圖6中的EVN和ODD所示的波形，由此可以找出其閾值(即ΔV為何電壓或更大時(shí)，節(jié)點(diǎn)EVN變?yōu)楦唠娖?和靈敏度(即ΔV的絕對值為何電壓或更大時(shí)，輸出穩(wěn)定)。
按照上述方式，將ΔV提供給鎖存型讀出放大器，以連續(xù)進(jìn)行放大和鎖存操作，并在改變?chǔ)的同時(shí)，測量放大并鎖存的電壓(具體地，節(jié)點(diǎn)EVN)被放大并鎖存為高電平還是低電平。
在圖7的曲線圖中以雙點(diǎn)劃線示出了測量的結(jié)果。如圖7所示，在ΔV＞V1的區(qū)域中，節(jié)點(diǎn)EVN以100％的概率被放大為高電平，而在ΔV＜V2的區(qū)域中，節(jié)點(diǎn)EVN以0％的概率被放大為高電平。這里，“節(jié)點(diǎn)EVN以0％的概率被放大為高電平”表示節(jié)點(diǎn)EVN以100％的概率被放大為低電平。而且，在V2＜ΔV＜V1的區(qū)域中，發(fā)生誤操作。即，節(jié)點(diǎn)EVN既不被放大為高電平也不被放大為低電平，而是以圖7所示的百分比被放大為高電平，并且觀察到所謂的不穩(wěn)定輸出狀態(tài)。
如上所述，作為在較寬的區(qū)域中不能固定輸出為高電平還是低電平并變得不穩(wěn)定的結(jié)果，引起了極為嚴(yán)重的問題。這是因?yàn)槿绻荒芙鉀Q此問題，即，如果輸出在V1和V2之間變得不穩(wěn)定，則不能進(jìn)行正常的讀出操作，除非根據(jù)數(shù)值表達(dá)式1確定存儲(chǔ)器單元的電容C1和位線的寄生電容C2，從而使其變?yōu)橹辽質(zhì)ΔV|＞(V1和V2中具有較大絕對值的一個(gè)的絕對值)。為了這樣確保較大的ΔV，必須增加存儲(chǔ)器單元電容C1，或者必須減少與位線相連的存儲(chǔ)器單元的數(shù)量，因此，極大地降低了DRAM的集成度。
此外，輸出在較寬的電壓范圍內(nèi)變得不穩(wěn)定的結(jié)果引起了較大的問題。引起問題的原因如下。
即，在這種情況下，與本實(shí)驗(yàn)中一樣，在連續(xù)測量一個(gè)鎖存型讀出放大器的情況下，由于鎖存型讀出放大器所特有的閾值是特定的固定值，可以認(rèn)為如果ΔV大于此閾值，則節(jié)點(diǎn)EVN以接近100％的概率被放大為高電平，而如果ΔV小于此閾值，則節(jié)點(diǎn)EVN以接近100％的概率被放大為低電平。
即，如圖7的曲線圖中的實(shí)線段所示，其預(yù)測該概率將導(dǎo)致具有陡峭傾斜度的特性。
由于鎖存型讀出放大器所特有的閾值是根據(jù)多晶硅TFT N1和N2之間的特性差異以及電容C1和C2的大小差異而確定的，其由于制造中的工藝變化而變化。當(dāng)電路的閾值發(fā)生變化時(shí)，由圖7中的實(shí)線所示的預(yù)測特性也發(fā)生改變，從而在曲線圖中向左右方向偏移。此時(shí)，在作為邊界的電路閾值處的陡峭變化方式上并無改變。另一方面，本發(fā)明人使用多晶硅TFT的實(shí)驗(yàn)結(jié)果表明了電路本身的閾值的不確定性，如圖7中的雙點(diǎn)劃線所示，在輸出變得不穩(wěn)定的V2＜ΔV＜V1的電壓區(qū)域中，被放大到極性之一的概率逐漸變化。
即，在V2＜ΔV＜V1這樣寬的區(qū)域內(nèi)不能固定輸出是變?yōu)楦唠娖竭€是低電平的不穩(wěn)定性問題是一個(gè)不同于通常被看作問題的、電路間陡峭閾值的變化的問題的問題。
本發(fā)明人研究了輸出在V2＜ΔV＜V1這樣寬的區(qū)域內(nèi)變得不穩(wěn)定的結(jié)果。即，已經(jīng)研究了為什么不穩(wěn)定區(qū)域這么寬。
結(jié)果，觀察到以下特有的現(xiàn)象。即，在輸出變得不穩(wěn)定的ΔV的區(qū)域內(nèi)，反轉(zhuǎn)輸出(錯(cuò)誤輸出)的發(fā)生具有周期性。例如，參考圖7，當(dāng)ΔV＝V3時(shí)，表明節(jié)點(diǎn)EVN的高電平放大概率為80％，此外，當(dāng)仔細(xì)觀察節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD的波形時(shí)，發(fā)現(xiàn)在五次讀出操作中，節(jié)點(diǎn)EVN連續(xù)四次被放大為高電平，被放大為低電平一次。然后，其在被放大為高電平四次，然后被放大為低電平一次。這樣，重復(fù)四次高電平放大和一次低電平放大。
此外，例如，當(dāng)ΔV減小到ΔV＝V4時(shí)，重復(fù)兩次高電平放大和一次低電平放大。
此外，當(dāng)ΔV減小到ΔV＝Vh時(shí)，重復(fù)一次高電平放大和一次低電平放大。
此外，當(dāng)ΔV減小到ΔV＝V5時(shí)，發(fā)現(xiàn)在五次讀出操作中，節(jié)點(diǎn)EVN連續(xù)四次被放大為低電平，被放大為高電平一次。然后，其在被放大為低電平連續(xù)四次，然后被放大為高電平一次。這樣，重復(fù)四次低電平放大和一次高電平放大。
即，根據(jù)圖7所示的實(shí)驗(yàn)結(jié)果，只找出了節(jié)點(diǎn)EVN的高電平放大百分比，但是，通過仔細(xì)觀察節(jié)點(diǎn)EVN在時(shí)間序列上的波形，本發(fā)明人已經(jīng)發(fā)現(xiàn)高電平放大的情況在時(shí)間序列上并非隨機(jī)發(fā)生，而是有規(guī)律的。
此外，作為另一現(xiàn)象，觀察到以下事實(shí)。觀察到在導(dǎo)通晶體管N3以將節(jié)點(diǎn)ODD和EVN中的低電壓節(jié)點(diǎn)降低到0V時(shí)發(fā)生誤操作。這里所獲得的鎖存型讀出放大器的輸入/輸出波形的示意圖如圖8所示。在圖8中的“C”所示的部分確認(rèn)了電壓大小關(guān)系的反轉(zhuǎn)現(xiàn)象。
在進(jìn)行分析的過程中，發(fā)明人已經(jīng)確定在多晶硅TFT中發(fā)生了由浮置體引起的滯后效應(yīng)，并且這種滯后效應(yīng)引起了電路操作中的前述問題，即輸出在V2＜ΔV＜V1這樣寬的區(qū)域內(nèi)不穩(wěn)定的問題。
由浮置體引起的滯后效應(yīng)是以下這種現(xiàn)象考慮到由于夾在源極和漏極之間的多晶硅TFT的體區(qū)域是電浮置的，此電位波動(dòng)，因此如多晶硅TFT的閾值電壓等特性根據(jù)到該時(shí)刻為止的滯后而動(dòng)態(tài)波動(dòng)。在多晶硅TFT的浮置體效應(yīng)中，例如，靜態(tài)現(xiàn)象已知為扭折效應(yīng)的起因，但是，并不存在動(dòng)態(tài)現(xiàn)象，例如，就發(fā)明人所知，沒有由這里所討論的滯后效應(yīng)引起電路操作上的問題的示例。
此后，將討論多晶硅TFT的動(dòng)態(tài)閾值電壓波動(dòng)的測量結(jié)果及其檢驗(yàn)。由浮置體引起的MOS晶體管的動(dòng)態(tài)閾值電壓不能通過傳統(tǒng)的靜態(tài)特性測量方法來測量。例如，傳統(tǒng)的靜態(tài)方法是用于測量MOS晶體管的ID-VG并根據(jù)該ID值來確定閾值電壓的方法。在這種方法的情況下，由于柵極電壓掃過幾秒到幾十秒，只能獲得靜態(tài)閾值電壓。即，只獲得了測量期間所施加的端到端電壓VGS和VDS的均衡特性。此外，由于在測量時(shí)漏極電流施加了較長時(shí)間，由于撞擊離子，發(fā)生體電位的增加，并且不能測量緊接在提供了任意操作歷史之后的閾值電壓。
因此，本發(fā)明人設(shè)計(jì)了一種測量方法，并測量出將操作歷史提供給MOS晶體管之后的動(dòng)態(tài)閾值電壓。
圖9A和9B示出了在如圖5所示的鎖存型讀出放大器的節(jié)點(diǎn)EVN處被放大和鎖存之后出現(xiàn)的輸出電壓如圖6所示連續(xù)處于高電平時(shí)、施加到多晶硅TFT N1和N2上的電壓。這里，所示為多晶硅TFT N1和N2的閾值電壓為Vt的示例。
如圖9A所示，施加到多晶硅TFT N1上的電壓波形如“條件1”所示，以及如圖9B所示，施加到多晶硅TFT N2上的電壓波形如“條件2”所示。
將通過對這些電壓波形建模而獲得的電壓提供給單獨(dú)的多晶硅TFT，然后測量閾值電壓。如下進(jìn)行對電壓波形的建模。
(1)在圖9A和9B中，將0V到(Vt-ΔV)V的脈沖電壓波形變?yōu)?V固定電壓波形。
(2)在圖9A和9B中，將在Vt到VDD1范圍內(nèi)變化的階梯電壓波形變?yōu)?V到VDD1的脈沖電壓波形。
即，作為等價(jià)于條件1的電壓波形，將VDS變?yōu)?V固定電壓波形，將VGS變?yōu)?V到VDD1的脈沖電壓波形，以及作為等價(jià)于條件2的電壓波形，將VDS變?yōu)?V到VDD1的脈沖電壓波形，將VGS變?yōu)?V固定電壓波形。然后，進(jìn)行以下測量。
(1)將等價(jià)于條件1的電壓(VDS＝0V，VGS0V到VDD1的脈沖電壓)提供給多晶硅TFT，并測量緊接在施加后的閾值電壓。通過改變施加脈沖數(shù)，測量閾值電壓的波動(dòng)。
(2)將等價(jià)于條件2的電壓(VGS＝0V，VDS0V到VDD1的脈沖電壓)提供給多晶硅TFT，并測量緊接在施加后的閾值電壓。通過改變施加脈沖數(shù)，測量閾值電壓的波動(dòng)。
測量結(jié)果如圖10所示。水平軸表示所施加的脈沖數(shù)，以及垂直軸表示與閾值電壓的初始值的差ΔVth。上述(1)條件的結(jié)果以■繪制，上述(2)條件的結(jié)果以●繪制。
如此曲線圖所示，閾值電壓根據(jù)所施加的脈沖數(shù)波動(dòng)，作為滯后現(xiàn)象。此外，(1)和(2)之間的閾值電壓的差值增加。閾值電壓的這種波動(dòng)(稍后將進(jìn)行描述)可以很好地說明鎖存型讀出放大器評估電路的測量結(jié)果。
在此測量中使用單一的多晶硅TFT，此外，在改變測量的次序的同時(shí)，進(jìn)行多次測量時(shí)，可以獲得類似的結(jié)果，因此，考慮到閾值電壓動(dòng)態(tài)波動(dòng)，是不同于由于應(yīng)力而引起的惡化的現(xiàn)象。
由于通過此實(shí)驗(yàn)已經(jīng)確認(rèn)多晶硅TFT的特性(閾值電壓)根據(jù)該時(shí)刻的滯后現(xiàn)象而波動(dòng)，結(jié)論是多晶硅TFT電路具有滯后效應(yīng)。
接下來，將描述在進(jìn)行分析的過程中所獲得的其他實(shí)驗(yàn)結(jié)果。這些結(jié)果在稍后將進(jìn)行描述的本發(fā)明的構(gòu)造中將作為能夠獲得本發(fā)明的效果的原因之一。
如上所述，對于圖5所示的鎖存電路的晶體管N1和N2，在鎖存時(shí)間段中的偏置是不平衡的，并且從鎖存時(shí)間段向采樣時(shí)間段過渡時(shí)和從采樣時(shí)間段向鎖存時(shí)間段過渡時(shí)，提供給TFT N1和N2的波形是不同的。因此，由于滯后效應(yīng)，TFT N1和N2的特性發(fā)生不同的波動(dòng)。
因此，預(yù)測通過降低在鎖存時(shí)間段內(nèi)以不平衡的方式提供給TFTN1和N2的偏置電壓將減小滯后效應(yīng)。因此，進(jìn)行以下實(shí)驗(yàn)。
根據(jù)圖6的時(shí)序圖所示的驅(qū)動(dòng)定時(shí)來驅(qū)動(dòng)如圖5所示的鎖存電路，在VDD1到(VDD1)/2的范圍內(nèi)改變電源電壓VDD的同時(shí)，測量獲得穩(wěn)定輸出的最小必需ΔV。
這里，即使在改變電源電壓VDD時(shí)，仍將V_ODD_in的電壓固定為(VDD1)/2，并將V_EVN_in的電壓設(shè)置為{(VDD1)/2+ΔV}。
根據(jù)這種驅(qū)動(dòng)，施加到TFT N1和N2上的最大VGS或VDS等于電源電壓VDD。
然后，測量穩(wěn)定操作并連續(xù)進(jìn)行操作從而使節(jié)點(diǎn)EVN保持在高電位而將節(jié)點(diǎn)ODD降低到0V所需的ΔV的最小值、和穩(wěn)定操作并連續(xù)進(jìn)行操作從而使節(jié)點(diǎn)ODD保持在高電位而將節(jié)點(diǎn)EVN降低到0V所需的ΔV的最大值。
同樣，類似地，將如圖11所示的、僅由n溝道MOS晶體管構(gòu)成的鎖存型讀出放大器用于測量。此時(shí)，也將V_ODD_in的電壓固定為(VDD1)/2，并將V_EVN_in的電壓設(shè)置為{(VDD1)/2}+ΔV。
在這種情況下，施加到MOS晶體管N1和N2上的最大VGS或VDS略低于{(VDD1)/2}。
這里，將圖5和圖11所示的MOS晶體管設(shè)置為多晶硅TFT。
此實(shí)驗(yàn)的結(jié)果如圖12所示。以表示最大VGS或VDS的水平軸和表示獲得穩(wěn)定輸出的最小必需ΔV的垂直軸，繪制結(jié)果。
通過降低施加到MOS晶體管N1和N2上的最大VGS或VDS，確認(rèn)了不穩(wěn)定區(qū)域的減小現(xiàn)象?？梢赃@樣認(rèn)為是因?yàn)橥ㄟ^減小施加到MOS晶體管上的不平衡電壓減小了發(fā)生在放大和鎖存時(shí)間段中以及從鎖存時(shí)間段向采樣時(shí)間段過渡的過程中的體電位的不平衡。
這里，穩(wěn)定操作并連續(xù)進(jìn)行操作從而在將電源VDD的電壓設(shè)置為VDD1時(shí)、使節(jié)點(diǎn)EVN保持在高電位而將節(jié)點(diǎn)ODD降低到0V所需的ΔV的最小值如圖12中的V1所示。此V1值與圖7所示的V1相同。類似地，圖12所示的V2與圖7所示的V2相同。
此外，利用如圖11所示的、僅由n溝道晶體管構(gòu)成的鎖存電路的測量結(jié)果如圖12中的V8和V9所示。
這些實(shí)驗(yàn)結(jié)果也支持了讀出放大器電路的故障是由歸因于浮置體的滯后效應(yīng)所引起的。
當(dāng)參照利用單晶硅的PD(部分耗盡)-SOI MOS晶體管的器件模型時(shí)，存在多種體電位波動(dòng)機(jī)制，并將參照圖13，對閾值電壓沿如上述圖10所示的方向波動(dòng)的原因進(jìn)行描述。
例如，在將脈沖電壓周期性地施加到柵極上時(shí)，閾值電壓在n溝道MOS晶體管的情況下上升。將對此機(jī)制進(jìn)行描述。
圖13A的右側(cè)圖是具有浮置體的n溝道MOS晶體管的示意圖。此圖中示出了源極(S)、漏極(D)、柵極(G)和體(B)。在n溝道MOS晶體管的情況下，作為有源層(由圖13A中的體和耗盡層構(gòu)成的部分)的半導(dǎo)體層的導(dǎo)電類型是P-，并未向其提供電場。因此，由體(B)所示的區(qū)域中的半導(dǎo)體是正空穴作為載流子存在的中性區(qū)域，并且導(dǎo)電類型是P-。在將0V施加到源極和漏極上，并將超過閾值的正電壓(此圖中為VDD1)施加到柵極上時(shí)，如圖13A的右側(cè)圖所示，半導(dǎo)體層的表面反轉(zhuǎn)，并通過感生電子形成溝道。而且，此時(shí)，在有源層區(qū)域中，除了體(B)以外的其他區(qū)域被耗盡。
如圖13A的右側(cè)圖所示，由柵極電壓感生的一些電子被阱所捕獲。于是，在將小于閾值電壓的電壓作為柵極電壓時(shí)，捕獲電子和體的正空穴重新結(jié)合。
當(dāng)通過向柵極重復(fù)提供這種脈沖電壓而反復(fù)導(dǎo)通和截止MOS晶體管時(shí)，電子向所述體流動(dòng)，并降低了作為P-的中性區(qū)域(體)的電位。然后，類似于稍后將描述的數(shù)值表達(dá)式3的描述，閾值電壓上升。
當(dāng)在VGS低于閾值的狀態(tài)下將電壓提供給漏極時(shí)，降低了閾值電壓。將描述此機(jī)制。
圖13B的右側(cè)圖是具有浮置體的n溝道MOS晶體管的示意圖。此圖中示出了源極(S)、漏極(D)、柵極(G)和體(B)。在n溝道MOS晶體管的情況下，作為有源層(由圖13A中的體和耗盡層構(gòu)成的部分)的半導(dǎo)體層的導(dǎo)電類型是P-，并未向其提供電場。因此，由體(B)所示的區(qū)域中的半導(dǎo)體是正空穴作為載流子存在的中性區(qū)域，并且導(dǎo)電類型是P-。在有源層區(qū)域中，除了體(B)以外的其他區(qū)域被耗盡。
此外，在圖中，以二極管的符號(hào)示出了形成在體(B)和漏極(D)之間以及體(B)和源極(S)之間的pn結(jié)。
如圖13B的右側(cè)圖所示，在將作為不大于閾值電壓的電壓的0V設(shè)置為VGS，且將正電壓VDD1設(shè)置為VDS時(shí)，由于所述體的導(dǎo)電類型時(shí)P-，且漏極的導(dǎo)電類型是N+，漏極和體達(dá)到反向偏置的二極管連接狀態(tài)。然后，反向偏置狀態(tài)下的結(jié)泄漏電流(圖中以ibd表示的電流)從漏極流向所述體，并且體電位上升。由此，類似于稍后將描述的數(shù)值表達(dá)式3的描述，閾值電壓下降。
在多晶硅TFT的情況下，動(dòng)態(tài)閾值電壓波動(dòng)的機(jī)制和模型被認(rèn)為是不同于利用單晶硅的PD-SOI MOS晶體管，但是，由于通過多晶硅TFT的動(dòng)態(tài)閾值電壓波動(dòng)測量而獲得的結(jié)果于根據(jù)利用單晶硅的PD-SOI MOS晶體管的模型所獲得結(jié)果在數(shù)量上等同，因此認(rèn)為利用單晶硅的PD-SOI MOS晶體管的模型對于分析多晶硅TFT的行為是有用的。
這里，對于形成在單晶硅晶片上的所謂塊MOS晶體管，在n溝道晶體管的情況下，襯底電位和閾值電壓之間的關(guān)系可以由以下數(shù)值表達(dá)式3來表示。
Vth=2φf+VFB+2Kϵ0qNa(2φf+VSB)C0······(3)]]>這里，Vth表示MOS晶體管的閾值電壓，φf表示從本征半導(dǎo)體的費(fèi)米能級位置測量到的、形成溝道的(p型)半導(dǎo)體的費(fèi)米能級電位，VFB表示平帶電壓，K表示半導(dǎo)體的相對介電常數(shù)，ε0表示真空中的介電常數(shù)，q表示電子的電荷量，Na表示離子化受主濃度，VSB表示從襯底看到的源極電壓，以及C0表示柵極氧化膜的單位電容。
根據(jù)此表達(dá)式，可以理解的是，對于塊MOS晶體管，隨著襯底電位的降低(即，增加VSB)，閾值電壓單調(diào)增加(雖然波動(dòng)系數(shù)減小)，并且認(rèn)為這種關(guān)系在利用單晶硅的SOI MOS晶體管和多晶硅TFT中仍然在數(shù)量上保持正確。
但是，對于利用單晶硅的SOI MOS晶體管和TFT，如果硅層受到限制，當(dāng)襯底電位逐漸降低時(shí)，認(rèn)為耗盡層在特定點(diǎn)達(dá)到硅層的下端，并且閾值不再增加。原因是因?yàn)楹谋M層已經(jīng)達(dá)到硅層的下端，提供了與所謂完全耗盡SOI相同的狀態(tài)，并且耗盡層的電位不再依賴于襯底電位。此外，還根據(jù)數(shù)值表達(dá)式(3)的第三項(xiàng)的分子表示耗盡層電荷(＝-q×Na×Xdmax，Xdmax是最大耗盡層寬度)的事實(shí)，可以預(yù)測當(dāng)耗盡層達(dá)到硅層的下端時(shí)，由于耗盡不能再延伸，閾值電壓不再增加。
如鎖存型讀出放大器評估電路的波形的觀察結(jié)果所示，由于在圖8中的C部分，電壓的大小關(guān)系反轉(zhuǎn)，在這種情況下，認(rèn)為在如圖5所示的鎖存型讀出放大器中、通過使SE1變?yōu)楦唠娖絹韺?dǎo)通晶體管N3、從而操作晶體管N1和N2、并由此將位線(EVN和ODD)之一的電位降低到地的操作中，存在問題。即，進(jìn)行分析，關(guān)注由n溝道多晶硅TFT構(gòu)成的鎖存電路的操作。
因此，將檢查如圖11所示的、由n溝道多晶硅TFT構(gòu)成的鎖存型讀出放大器電路的操作。根據(jù)最初的近似(假設(shè)除閾值電壓以外的其他特性相同)，通過以下的數(shù)值表達(dá)式4給出如圖11所示的鎖存型讀出放大器的節(jié)點(diǎn)EVN的高電位鎖存條件。這里，Vt1可以由N1的閾值電壓來表示，以及Vt2可以由N2的閾值電壓來表示。
ΔV＞Vt1-Vt2 ……(4)另一方面，在以下數(shù)值表達(dá)式5的情況下，將讀出放大器的節(jié)點(diǎn)EVN放大并鎖存在低電平。而且，在以下數(shù)值表達(dá)式6的情況下，由于多晶硅TFT N1和晶體管N2具有相同的導(dǎo)電性，并未放大節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD之間的電位差，而是在電位上逐漸降低。
ΔV＜Vt1-Vt2 ……(5)ΔV＝Vt1-Vt2 ……(6)當(dāng)施加脈沖數(shù)是0時(shí)，例如，在將VGS＝VDS＝0V的均衡狀態(tài)下的多晶硅TFT N1和N2的閾值電壓分別設(shè)置為Vts1和Vts2，以及將根據(jù)圖10的“多晶硅TFT的動(dòng)態(tài)閾值電壓波動(dòng)的測量結(jié)果”獲得的閾值電壓的波動(dòng)分別設(shè)置為ΔVth1和ΔVth2的情況下，Vts1和Vts2可以由以下的數(shù)值表達(dá)式7和8來表示。當(dāng)使用這些定義時(shí)，在多晶硅TFT的閾值電壓的動(dòng)態(tài)波動(dòng)情況下、讀出放大器的節(jié)點(diǎn)EVN的高電平鎖存條件變?yōu)橐韵聰?shù)值表達(dá)式9。
Vth1＝Vts1+ΔVth1……(7)Vth2＝Vts2+ΔVth2……(8)ΔV＞(ΔVth1-ΔVth2)+(Vts1-Vts2) ……(9)這里，由于右側(cè)第二個(gè)括號(hào)中的數(shù)值根據(jù)其定義并不波動(dòng)，而是取特定的常數(shù)值，將其設(shè)為D，則可以通過以下的數(shù)值表達(dá)式10來表示數(shù)值表達(dá)式9。
ΔV＞(ΔVth1-ΔVth2)+D ……(10)數(shù)字表達(dá)式10意味著讀出放大器的節(jié)點(diǎn)EVN的高電平鎖存條件根據(jù)(ΔVth1-ΔVth2)變化。
圖14是根據(jù)圖10所示的實(shí)驗(yàn)結(jié)果、按照所施加的脈沖數(shù)繪制的(ΔVth1-ΔVth2)的曲線圖。如上所述，在圖10中，提供給多晶硅TFT的脈沖數(shù)等價(jià)于鎖存型讀出放大器的操作數(shù)。因此，可以將圖14的水平軸改稱為讀出放大器的操作數(shù)，以及垂直軸可以改稱為將鎖存型讀出放大器的節(jié)點(diǎn)EVN放大并鎖存為高電平的最小必需ΔV。但是，這是在數(shù)值表達(dá)式10的常數(shù)D為0的情況下，以及在D的取值不為0的情況下，根據(jù)此數(shù)值偏移圖14所示的曲線圖的垂直軸就足夠了。
由圖14可知，為了在鎖存型讀出放大器中連續(xù)獲得具有相同極性的輸出，必須增加ΔV。例如，在將節(jié)點(diǎn)EVN連續(xù)(n1+1)次放大并鎖存為高電平時(shí)，在第(n1+1)次放大和鎖存操作之前，必須進(jìn)行(n+1)次放大和鎖存操作。因此，(n1)次脈沖被作為第(n1+1)次放大和鎖存操作之前的滯后。即，由圖14可知，將節(jié)點(diǎn)EVN連續(xù)(n1+1)次放大并鎖存為高電平的最小必需ΔV是V6。
類似地，為了將節(jié)點(diǎn)EVN連續(xù)(n2+1)次放大并鎖存為高電平，不小于V7的ΔV是必需的。為了穩(wěn)定地操作鎖存型讀出放大器(例如，為了使節(jié)點(diǎn)EVN穩(wěn)定地?zé)o限次輸出高電平)，必須提供大于使圖14的曲線圖飽和的電壓的ΔV。如果ΔV小于該數(shù)值，則鎖存型讀出放大器在連續(xù)特定次數(shù)輸出高電平之后輸出低電平。這在數(shù)量上與通過測量鎖存型讀出放大器評估電路所獲得的結(jié)果相一致。
接下來，將檢查鎖存型讀出放大器的EVN節(jié)點(diǎn)已經(jīng)根據(jù)上述原因在被放大為高電平連續(xù)特定次數(shù)之后輸出低電平的情況。
在節(jié)點(diǎn)EVN向多晶硅TFT N1連續(xù)輸出高電平時(shí)，施加如圖9中的條件1所示的電壓，從而使N1的閾值電壓如圖10所示地增加，并且另一方面，在節(jié)點(diǎn)EVN向多晶硅TFT N2連續(xù)輸出高電平時(shí)，施加如圖9中的條件2所示的電壓，從而使N2的閾值電壓如圖10所示地減小。結(jié)果，當(dāng)提供給鎖存型讀出放大器的ΔV不足夠大時(shí)，節(jié)點(diǎn)EVN由于前述原因輸出低電平。此時(shí)，將如條件2所示的電壓提供給多晶硅TFT N1，到該時(shí)刻為止已經(jīng)向其施加了如條件1所示的電壓，并且到該時(shí)刻為止持續(xù)上升的閾值電壓減小。此外，將如條件1所示的電壓提供給多晶硅TFT N2，到該時(shí)刻為止已經(jīng)向其施加了如條件2所示的電壓，并且到該時(shí)刻為止持續(xù)減小的閾值電壓增加。因此，到該時(shí)刻為止持續(xù)增加的(ΔVth1-ΔVth2)的數(shù)值減小。由此，將節(jié)點(diǎn)EVN放大并鎖存為高電平的最小必需ΔV降低，從而再次將節(jié)點(diǎn)EVN放大為高電平。
此機(jī)制與實(shí)驗(yàn)結(jié)果相一致，并且也通過在輸出不穩(wěn)定的ΔV的區(qū)域中發(fā)生反轉(zhuǎn)輸出(錯(cuò)誤輸出)的實(shí)驗(yàn)確認(rèn)了周期性。
根據(jù)目前所獲得的研究結(jié)果，對在驅(qū)動(dòng)如圖5所示的鎖存型讀出放大器時(shí)、多晶硅TFT N1和N2的體電位的轉(zhuǎn)變進(jìn)行了評估。作為驅(qū)動(dòng)條件的示例，給出了節(jié)點(diǎn)EVN輸出高電平(VDD)的百分比變?yōu)?5％的ΔV。節(jié)點(diǎn)EVN輸出高電平(VDD1)的情況被看作正常操作，而節(jié)點(diǎn)EVN輸出低電平(0V)的情況被看作誤操作。即，將描述正常操作發(fā)生三次、然后誤操作發(fā)生一次的操作示例。
多晶硅TFT N1和N2的體電位的示意圖如圖15所示。水平軸表示時(shí)間，而垂直軸表示各個(gè)TFT的體電位。此外，在圖中示出了如采樣、放大、鎖存等各個(gè)操作的定時(shí)。
隨著放大操作數(shù)從第一放大操作(1)到第四放大操作(4)的增加，體電位差變大。
此外，在附圖中，已經(jīng)在一些點(diǎn)、在時(shí)間段方面，適當(dāng)?shù)匾?guī)定了VGS和VDS。在未規(guī)定這些的時(shí)間段中，只施加低電壓，從而使VGS和VDS在任何情況下都不大于多晶硅TFT的閾值電壓。
在放大操作(1)的箭頭標(biāo)記所示的定時(shí)，進(jìn)行第一放大操作(1)。在進(jìn)行第一放大操作(1)時(shí)，提供給讀出放大器的ΔV首先被n溝道多晶硅TFT按照二者之間的電位差進(jìn)行放大。多晶硅TFT N1和N2在開始此放大的時(shí)刻的體電位是如采樣時(shí)間段(1)所示的電位，并且二者之間的電位差較小。進(jìn)行第一放大操作(1)，并且在此示例中，將節(jié)點(diǎn)EVN放大為高電平。因此，將具有接近VDD1的幅度的上升脈沖施加給晶體管N1的VGS，并通過柵極和體之間的靜電容性耦合，晶體管N1的體電位立即上升。在放大和鎖存時(shí)間段(1)中，晶體管N1的VGS是VDD1，而VDS是0V。
另一方面，當(dāng)進(jìn)行第一放大操作(1)時(shí)，將具有接近VDD1的幅度的上升脈沖施加給晶體管N2的VDS，并通過漏極和體之間的靜電容性耦合，晶體管N2的體電位立即上升。但是，由于漏極和體之間的電容小于柵極和體之間的電容，通過靜電容性耦合上升的電壓小于晶體管N1的情況。在放大和鎖存時(shí)間段(1)中，晶體管N2的VGS是0V，VDS是VDD1，并且由于漏極和體之間的漏電流，體電位逐漸上升，如圖所示。
當(dāng)從放大和鎖存時(shí)間段(1)向采樣時(shí)間段(2)過渡時(shí)，由于晶體管N1和N2的VGS和VDS均變得不大于TFT的閾值電壓，對于晶體管N1，將下降脈沖施加到柵極，而對于晶體管N2，將下降脈沖施加到漏極。據(jù)此，通過柵極和體之間或漏極和體之間的靜電容性耦合，降低體電位。此時(shí)，晶體管N1在下降電壓上較大的原因是因?yàn)闁艠O和體之間的電容在耦合電容方面大于柵極和漏極之間的電容。
從其通過這些操作到達(dá)采樣時(shí)間段(2)開始，在采樣時(shí)間段(2)中，體電位差變得大于采樣時(shí)間段(1)中的體電位差。即，在采樣時(shí)間段(2)中，與采樣時(shí)間段(1)相比，晶體管N1的體電位已經(jīng)下降，而晶體管N2的體電位已經(jīng)上升。即，晶體管N1的閾值電壓已經(jīng)上升，而晶體管N2的體電位已經(jīng)下降。因此，Vt1-Vt2的數(shù)值已經(jīng)變大。
在采樣時(shí)間段(2)之后，進(jìn)行第二放大操作(2)。以及在第二放大操作(2)中，同樣將節(jié)點(diǎn)EVN放大為高電平。這是因?yàn)榧词乖赩t1-Vt2已經(jīng)變大之后，仍然滿足數(shù)值表達(dá)式4。即，在進(jìn)行第二放大操作(2)時(shí)，滿足ΔV＞Vt1-Vt2，將(VDD1-Vt1+ΔV)的上升脈沖施加在晶體管N1的柵極和源極之間，以及將VDD1-Vt1的上升脈沖施加在晶體管N2的漏極和源極之間，由此二者的體電位通過靜電容性耦合立即上升。在隨后的放大和鎖存時(shí)間段(2)中，晶體管N2的VGS是0V，以及VDS是VDD1，并且由于漏極和體之間的漏電流，體電位逐漸上升，如圖所示。
當(dāng)從放大和鎖存時(shí)間段(2)向采樣時(shí)間段(3)過渡時(shí)，類似于從放大和鎖存時(shí)間段(1)向采樣時(shí)間段(2)過渡時(shí)，體電位降低。此時(shí)，晶體管N1在下降電壓上較大的原因是因?yàn)闁艠O和體之間的電容在耦合電容方面大于柵極和漏極之間的電容。
從其通過這些操作到達(dá)采樣時(shí)間段(3)開始，在采樣時(shí)間段(3)中，體電位差變得大于采樣時(shí)間段(2)中的體電位差。即，在采樣時(shí)間段(3)中，與采樣時(shí)間段(2)相比，晶體管N1的體電位已經(jīng)下降，而晶體管N2的體電位已經(jīng)上升。即，晶體管N1的閾值電壓已經(jīng)上升，而晶體管N2的體電位已經(jīng)下降。因此，Vt1-Vt2的數(shù)值已經(jīng)變大。
在采樣時(shí)間段(3)之后，進(jìn)行第三放大操作(3)。以及在第三放大操作(3)中，同樣將節(jié)點(diǎn)EVN放大為高電平。這是因?yàn)榧词乖赩t1-Vt2已經(jīng)變大之后，仍然滿足數(shù)值表達(dá)式4。即，在進(jìn)行第三放大操作(3)時(shí)，滿足ΔV＞Vt1-Vt2。通過第三放大操作(3)，類似于第二放大操作(2)，二者的體電位通過靜電容性耦合立即上升。在隨后的放大和鎖存時(shí)間段(3)中，晶體管N2的VGS是0V，以及VDS是VDD1，并且由于漏極和體之間的漏電流，體電位逐漸上升，如圖所示。
當(dāng)從放大和鎖存時(shí)間段(3)向采樣時(shí)間段(4)過渡時(shí)，類似于從放大和鎖存時(shí)間段(1)向采樣時(shí)間段(2)過渡時(shí)，體電位降低。
從其通過這些操作到達(dá)采樣時(shí)間段(4)開始，在采樣時(shí)間段(4)中，體電位差變得大于采樣時(shí)間段(3)中的體電位差。即，在采樣時(shí)間段(4)中，與采樣時(shí)間段(3)相比，晶體管N1的體電位已經(jīng)下降，而晶體管N2的體電位已經(jīng)上升。即，晶體管N1的閾值電壓已經(jīng)上升，而晶體管N2的體電位已經(jīng)下降。因此，Vt1-Vt2的數(shù)值已經(jīng)變大。
在采樣時(shí)間段(4)之后，進(jìn)行第四放大操作(4)。以及在第四放大操作(4)中，將節(jié)點(diǎn)EVN放大為低電平。這是因?yàn)閂t1-Vt2已經(jīng)變大，并最終不能滿足數(shù)值表達(dá)式4。即，在進(jìn)行第四放大操作(4)時(shí)，發(fā)生ΔV＜Vt1-Vt2。
通過第四放大操作(4)，現(xiàn)在，將上升脈沖施加到晶體管N1的漏極上，并將上升脈沖施加到晶體管N2的柵極上，二者的體電位通過靜電容性耦合立即上升。此時(shí)，由于晶體管N1通過漏極-體電容耦合，通過耦合得到的上升小于第三放大操作(3)的上升。對于晶體管N2，由于體電位通過柵極和體之間的耦合電容上升，其立即得到較大的提升。但是，由于正向連接設(shè)置在體和源極之間或體和漏極之間，電位迅速下降。
之后，在放大和鎖存時(shí)間段(4)中，晶體管N1的體電位逐漸上升。這是因?yàn)閷DD1施加到晶體管N1的VDS，并且從漏極向到該時(shí)刻為止電位已經(jīng)下降的體提供電流。另一方面，晶體管N2的體電位下降，如圖所示。這是因?yàn)槿匀惠^高的體電位試圖返回均衡電位。
當(dāng)從放大和鎖存時(shí)間段(4)向采樣時(shí)間段(1)過渡時(shí)，由于晶體管N1和N2的VGS和VDS均變得不大于TFT的閾值電壓，對于晶體管N1，將下降脈沖施加到漏極，而對于晶體管N2，將下降脈沖施加到柵極。然后，通過柵極和體之間或漏極和體之間的靜電容性耦合，降低體電位。此時(shí)，晶體管N1在下降電壓上較大的原因是因?yàn)槿缟纤觯瑢τ诰w管N2，將下降脈沖施加到柵極上，而柵極和體之間的耦合電容較大。此外，與處于放大和鎖存時(shí)間段(4)中的晶體管N2中一樣，當(dāng)體電位較高時(shí)，耗盡層寬度較小，并且柵極和體之間的電容大于體電位較低時(shí)。因此，極大地降低了晶體管N2的體電位。
從其通過這些操作到達(dá)下一采樣時(shí)間段開始，在此采樣時(shí)間段中，體電位差變得小于采樣時(shí)間段(4)中的體電位差。于是，此時(shí)的體電位等于采樣時(shí)間段(1)中的體電位。這是因?yàn)橥ㄟ^使用確定了發(fā)生反轉(zhuǎn)輸出(錯(cuò)誤輸出)的周期性，并在如此示例中這樣，在四次放大操作中輸出一次錯(cuò)誤時(shí)，重復(fù)由四次放大操作構(gòu)成的一個(gè)周期。此外，這不僅應(yīng)用于節(jié)點(diǎn)EVN和ODD的電壓，還應(yīng)用于體電位。如果體電位不具有這種周期性，這種在四次放大操作中輸出一次錯(cuò)誤的周期操作將不再成立。
在采樣時(shí)間段(1)中，體電位差變得小于采樣時(shí)間段(4)中的體電位差。即，在采樣時(shí)間段(1)中，與采樣時(shí)間段(4)相比，晶體管N1的體電位已經(jīng)上升，而晶體管N2的體電位已經(jīng)下降。即，晶體管N1的閾值電壓已經(jīng)下降，而晶體管N2的體電位已經(jīng)上升。因此，Vt1-Vt2的數(shù)值已經(jīng)變小。
由此，再次滿足數(shù)值表達(dá)式(4)。數(shù)值表達(dá)式(4)為ΔV＞Vt1-Vt2。即，滿足ΔV＞Vt1-Vt2，并且在隨后的放大操作(1)中，再次進(jìn)行正常操作，從而將節(jié)點(diǎn)EVN放大為高電平。然后，這樣重復(fù)(1)到(4)。
如上所述，通過在考慮該情況下的閾值電壓的同時(shí)，跟蹤多晶硅TFT的體電位，并理解鎖存型讀出放大器電路的操作，定義了如此鎖存型讀出放大器電路周期性地誤操作等的實(shí)驗(yàn)結(jié)果與多晶硅TFT的閾值電壓的測量結(jié)果之間的關(guān)系，這證明了通過鎖存型讀出放大器評估所獲得的較寬不穩(wěn)定區(qū)域的原因。
如上所述，本發(fā)明人已經(jīng)通過鎖存型讀出放大器的操作分析等，確定了在多晶硅TFT中發(fā)生了由浮置體引起的滯后效應(yīng)，并且這種滯后效應(yīng)引起了電路操作中的問題。
如上所述，本發(fā)明人已經(jīng)確定了，類似于利用單晶硅的PD-SOI MOS晶體管，在多晶硅TFT中，MOS晶體管的閾值電壓同樣由于提供給MOS晶體管的偏置而發(fā)生波動(dòng)，而這對隨后的電路操作產(chǎn)生了影響(滯后效應(yīng))。并且，作為對這種問題的對策的調(diào)查結(jié)果，本發(fā)明人再次遇到了問題。
在利用單晶硅的PD-SOI MOS晶體管中，為了抑制浮置體效應(yīng)，所采用的是通過設(shè)置體觸點(diǎn)來固定體電位的方法。但是，已經(jīng)發(fā)現(xiàn)，在多晶硅TFT的情況下，由于體電阻非常高，根據(jù)體電阻和電容計(jì)算的時(shí)間常數(shù)較大，因此，在電路操作所需的時(shí)間內(nèi)調(diào)節(jié)并固定體電位的設(shè)計(jì)是困難的。即，本發(fā)明人得出以下結(jié)論在多晶硅TFT的情況下，難以通過設(shè)置體觸點(diǎn)來固定體電位。
對于多晶硅TFT的體電阻非常高的原因，例如，可以參考現(xiàn)有技術(shù)7(Seto的論文，Journal of Applied Physics，第46卷，第12號(hào)，1975年12月)。在多晶硅TFT的體中，在晶粒邊界處存在大量的阱，并且由此捕獲了大多數(shù)的正空穴和電子，因此載流子密度非常小，此外，出現(xiàn)在晶粒邊界處的勢壘對導(dǎo)電造成妨礙。因此，體電阻較高。
如上所述，所揭示的問題是在多晶硅TFT集成電路中，由于滯后效應(yīng)，發(fā)生操作故障。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是通過抑制由于集成了如多晶硅TFT等具有SOI結(jié)構(gòu)的MOS晶體管的電路中的滯后效應(yīng)所引起的操作故障，提供一種電特性優(yōu)異的半導(dǎo)體器件。此外，本發(fā)明的另一目的是提高包括這些TFT晶體管作為組件的鎖存型讀出放大器電路和鎖存電路的靈敏度。此外，本發(fā)明的另一目的是提供一種利用所述半導(dǎo)體器件的電光優(yōu)異顯示設(shè)備。
在利用附圖中的參考數(shù)字進(jìn)行描述時(shí)，根據(jù)本發(fā)明第一方面的半導(dǎo)體器件包括由MOS晶體管組成的電路(4902)，用于在第一時(shí)間段(5001)中，輸出所需信號(hào)；以及階梯波形電壓施加部分(4904)，用于在第二時(shí)間段(5002)中，在所述電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。這里，這些參考數(shù)字用于幫助理解本發(fā)明，當(dāng)然，本發(fā)明并不局限于由這些參考數(shù)字示出的實(shí)施例。
由于所述半導(dǎo)體器件具有用于將階梯波形電壓(5003)施加預(yù)定次數(shù)的階梯波形電壓施加部分(4904)，將不小于閾值電壓的階梯波形電壓(5003)施加在用于在第一時(shí)間段(5001)中輸出信號(hào)的電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間預(yù)定次數(shù)。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，在第二時(shí)間段(5002)中，調(diào)節(jié)預(yù)定晶體管(4901)的體電位，從而抑制電路(4902)的滯后效應(yīng)。
根據(jù)本發(fā)明第二方面的半導(dǎo)體器件包括在利用附圖中的參考數(shù)字進(jìn)行描述時(shí)，由MOS晶體管組成的電路(4902)，所述MOS晶體管包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，用于在第一時(shí)間段(5001)中，輸出所需信號(hào)；以及電壓施加部分(4904)，用于在第二時(shí)間段(5002)中、在所述電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的電壓(5003)預(yù)定次數(shù)。
由于半導(dǎo)體器件具有電壓施加部分(4904)，用于將電壓(5003)施加預(yù)定次數(shù)，將不小于閾值電壓的電壓(5003)施加在用于在第一時(shí)間段(5001)中輸出信號(hào)的電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間預(yù)定次數(shù)。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，在第二時(shí)間段(5002)中，調(diào)節(jié)預(yù)定晶體管(4901)的體電位，從而抑制電路(4902)的滯后效應(yīng)。
根據(jù)本發(fā)明第三方面的用于驅(qū)動(dòng)半導(dǎo)體器件的方法用于驅(qū)動(dòng)具有由MOS晶體管(4901)組成的第一電路(4902)的半導(dǎo)體器件，其特征在于在第一時(shí)間段(5001)中，使所述第一電路(4902)輸出除所述第一電路(4902)以外的其他電路所需的信號(hào)；以及在第二時(shí)間段(5002)中，在所述第一電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管(4901)的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。
在第二時(shí)間段(5002)中，將不小于所述MOS晶體管(4901)的閾值電壓的階梯波形電壓(5003)施加預(yù)定次數(shù)，以及在第一時(shí)間段(5001)中，從由這些MOS晶體管(4901)組成的電路獲得輸出。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，在第二時(shí)間段(5002)中，調(diào)節(jié)預(yù)定晶體管(4901)的體電位，獲得來自已經(jīng)針對其抑制了滯后效應(yīng)的第一電路(4902)的輸出。
根據(jù)本發(fā)明第四方面的用于驅(qū)動(dòng)半導(dǎo)體器件的方法用于驅(qū)動(dòng)具有由MOS晶體管(4901)組成的第一電路(4902)的半導(dǎo)體器件，所述MOS晶體管(4901)包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，所述方法的特征在于在第一時(shí)間段(5001)中，使所述第一電路(4902)輸出除所述第一電路(4902)以外的其他電路(4903)所需的信號(hào)；以及在第二時(shí)間段(5002)中，在所述第一電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管(4901)的閾值電壓的電壓(5003)預(yù)定次數(shù)。
在第二時(shí)間段(5002)中，將不小于MOS晶體管(4901)的閾值電壓的電壓(5003)施加預(yù)定次數(shù)，以及在第一時(shí)間段(5001)中，從由這些MOS晶體管(4901)組成的電路中獲得輸出。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，在第二時(shí)間段(5002)中，調(diào)節(jié)預(yù)定晶體管(4901)的體電位，從而在第一時(shí)間段(5001)中，獲得來自已經(jīng)抑制了滯后效應(yīng)的第一電路(4902)的輸出。
根據(jù)本發(fā)明第五方面的半導(dǎo)體器件的特征在于具有體電位復(fù)位部分(4904)，用于通過在預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)，將所述MOS晶體管(4901)的體電位改變到預(yù)定電位。
通過在預(yù)定MOS晶體管(4901)的柵極和源極之間施加不小于MOS晶體管的閾值電壓的階梯波形電壓(5003)，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)MOS晶體管(4901)的體電位。由于半導(dǎo)體器件具有這種功能的體電位復(fù)位部分(4904)，抑制了預(yù)定MOS晶體管(4901)的滯后效應(yīng)。
根據(jù)本發(fā)明第六方面的半導(dǎo)體器件的特征在于具有滯后現(xiàn)象抑制部分(4904)，用于通過在預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管(4901)的閾值電壓的電壓(5003)，抑制所述MOS晶體管(4901)的滯后現(xiàn)象。
通過在預(yù)定MOS晶體管(4901)的柵極和源極之間施加不小于MOS晶體管的閾值電壓的電壓(5003)，根據(jù)將在以下本發(fā)明的效果中描述的原因，抑制了MOS晶體管(4901)的滯后現(xiàn)象。由于半導(dǎo)體器件具有這種功能的滯后現(xiàn)象抑制部分(4904)，抑制了預(yù)定MOS晶體管(4901)的滯后效應(yīng)。
根據(jù)本發(fā)明第七方面的半導(dǎo)體器件的特征在于具有體電位復(fù)位部分(4904)，用于通過在預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的電壓(5003)，將所述MOS晶體管(4901)的體電位改變到預(yù)定電位。
通過在預(yù)定MOS晶體管(4901)的柵極和源極之間施加不小于MOS晶體管的閾值電壓的電壓(5003)，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)MOS晶體管(4901)的體電位。由于半導(dǎo)體器件具有這種功能的體電位復(fù)位部分(4904)，抑制了預(yù)定MOS晶體管(4901)的滯后效應(yīng)。
根據(jù)本發(fā)明第八方面的半導(dǎo)體器件是一種半導(dǎo)體器件，具有檢測電路，所述檢測電路包括MOS晶體管作為組件，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述檢測電路用于檢測施加到要配對的MOS晶體管(4901a和4901b)的柵極上的較大和較小電壓，作為配對MOS晶體管的導(dǎo)電性差異，所述半導(dǎo)體器件的特征在于包括階梯波形電壓施加部分(4904)，用于在所述檢測電路的所述配對MOS晶體管(4901a和4901b)中的每一個(gè)的柵極和源極之間、施加不小于所述配對MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。
所述半導(dǎo)體器件具有階梯波形電壓施加部分(4904)，用于將不小于閾值電壓的階梯波形電壓(5003)施加在配對MOS晶體管(4901a和4901b)中的每一個(gè)的柵極和源極之間。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)配對MOS晶體管(4901a和4901b)的體電位，從而抑制檢測電路的滯后效應(yīng)。
根據(jù)本發(fā)明第九方面的鎖存電路是一種通過交叉連接第一和第二MOS晶體管(4901a和4901b)構(gòu)建的鎖存電路，所述第一和第二MOS晶體管(4901a和4901b)包含設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述鎖存電路的特征在于包括第一階梯波形電壓施加部分(4904a)，用于在所述第一MOS晶體管(4901a)的柵極和源極之間、施加不小于所述第一MOS晶體管(4901a)的閾值電壓的階梯波形電壓(5003a)預(yù)定次數(shù)；以及第二階梯波形電壓施加部分(4904b)，用于在所述第二MOS晶體管(4901b)的柵極和源極之間、施加不小于所述第二MOS晶體管(4901b)的閾值電壓的階梯波形電壓(5003b)預(yù)定次數(shù)。
通過所謂的交叉連接構(gòu)建所述鎖存電路，其中第一MOS晶體管(4901a)和第二MOS晶體管(4901b)的源極彼此相連，第一MOS晶體管的柵極與第二MOS晶體管的漏極相連，以及第一MOS晶體管的漏極與第二MOS晶體管的柵極相連。
此外，所述鎖存電路具有階梯波形電壓施加部分(4904a和4904b)，用于將不小于閾值電壓的階梯波形電壓(5003a和5003b)施加在配對MOS晶體管(4901a和4901b)中的每一個(gè)的柵極和源極之間預(yù)定次數(shù)。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)配對晶體管(4901a和4901b)的體電位，從而抑制鎖存電路的滯后效應(yīng)。
根據(jù)本發(fā)明第十方面的鎖存電路是一種通過交叉連接第一和第二MOS晶體管(4901a和4901b)構(gòu)建的鎖存電路，其特征在于包括階梯波形電壓施加部分(4904)，用于在所述第一和第二MOS晶體管(4901a和4901b)的柵極和源極之間、施加不小于閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。
通過所謂的交叉連接構(gòu)建所述鎖存電路，其中第一MOS晶體管(4901a)和第二MOS晶體管(4901b)的源極彼此相連，第一MOS晶體管的柵極與第二MOS晶體管的漏極相連，以及第一MOS晶體管的漏極與第二MOS晶體管的柵極相連。
此外，所述鎖存電路具有階梯波形電壓施加部分(4904)，用于將不小于閾值電壓的階梯波形電壓(5003)施加在配對MOS晶體管(4901a和4901b)中的每一個(gè)的柵極和源極之間預(yù)定次數(shù)。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)配對晶體管(4901a和4901b)的體電位，從而抑制鎖存電路的滯后效應(yīng)。
根據(jù)本發(fā)明第十一方面的用于驅(qū)動(dòng)鎖存電路的方法是一種用于驅(qū)動(dòng)通過交叉連接第一和第二MOS晶體管(4901a和4901b)構(gòu)建的鎖存電路的方法，其特征在于包括以下處理在所述第一MOS晶體管(4901a)的柵極和源極之間、施加不小于所述第一MOS晶體管(4901a)的閾值電壓的階梯波形電壓預(yù)定次數(shù)；在所述第二MOS晶體管(4901b)的柵極和源極之間、施加不小于所述第二MOS晶體管(4901b)的閾值電壓的階梯波形電壓預(yù)定次數(shù)；以及在這些處理之后，執(zhí)行鎖存操作。
所述方法包括在執(zhí)行鎖存電路中的放大和鎖存操作之前，將不小于第一MOS晶體管的閾值電壓的階梯波形電壓施加在第一MOS晶體管(4901a)的柵極和源極之間預(yù)定次數(shù)的處理和將不小于第二MOS晶體管(4901b)的閾值電壓的階梯波形電壓施加在所述第二MOS晶體管(4901b)的柵極和源極之間預(yù)定次數(shù)的處理。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)第一MOS晶體管(4901a)和第二MOS晶體管(4901b)的體電位，從而在執(zhí)行鎖存操作的后續(xù)步驟中抑制了滯后效應(yīng)。
根據(jù)本發(fā)明第十二方面的用于驅(qū)動(dòng)鎖存電路的方法是一種用于驅(qū)動(dòng)通過交叉連接第一和第二MOS晶體管(4901a和4901b)構(gòu)建的鎖存電路的方法，其特征在于包括以下處理在所述第一和第二MOS晶體管(4901a和4901b)的柵極和源極之間、施加不小于所述第一和第二MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)；以及之后，執(zhí)行鎖存操作。
所述方法包括在執(zhí)行鎖存電路中的放大和鎖存操作之前，將不小于閾值電壓的階梯波形電壓施加在第一和第二MOS晶體管(4901a和4901b)的柵極和源極之間預(yù)定次數(shù)的處理。由此，根據(jù)將在以下本發(fā)明的效果中描述的原因，調(diào)節(jié)第一MOS晶體管(4901a)和第二MOS晶體管(4901b)的體電位，從而在執(zhí)行鎖存操作的后續(xù)步驟中抑制了滯后效應(yīng)。
根據(jù)本發(fā)明第十三方面的半導(dǎo)體器件是一種半導(dǎo)體器件，其特征在于包括由MOS晶體管(4901)組成的第一電路(4902)，所述MOS晶體管(4901)包括具有設(shè)置在絕緣層上的邊界的半導(dǎo)體層作為溝道；第二電路(4903)，用于使用由所述第一電路在第一時(shí)間段(5001)中產(chǎn)生的信號(hào)，以及不使用由所述第一電路(4902)在第二時(shí)間段(5002)中產(chǎn)生的信號(hào)；傳輸控制部分(4905)，用于在所述第一時(shí)間段(5001)中啟用所述第一電路(4902)和所述第二電路(4903)之間的信號(hào)傳輸，以及在所述第二時(shí)間段(5002)中禁用所述信號(hào)傳輸；以及階梯波形電壓施加部分(4904)，用于在所述第一電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
所述半導(dǎo)體器件具有階梯波形電壓施加部分(4904)，用于在第一電路(4902)中的預(yù)定MOS晶體管(4901)的柵極和源極之間、施加不小于閾值電壓的階梯波形電壓預(yù)定次數(shù)，并且通過在第二時(shí)間段(5002)中進(jìn)行操作，調(diào)節(jié)預(yù)定MOS晶體管(4901)的體電位。此外，在第二時(shí)間段(5002)中，傳輸控制部分(4905)禁用第一電路(4902)和第二電路(4903)之間的信號(hào)傳輸。
在第一時(shí)間段中，傳輸控制部分(4905)啟用第一電路(4902)和第二電路(4903)以在其間傳輸信號(hào)，由此將由第一電路(4902)產(chǎn)生的信號(hào)傳輸?shù)降诙﨧OS晶體管(4903)。或者，將信號(hào)從第二電路(4903)傳輸?shù)降谝浑娐贰?br> 由此，能夠最小化向其施加了作為操作階梯波形電壓施加部分的結(jié)果而產(chǎn)生的噪聲的節(jié)點(diǎn)。
此外，即使在從第二電路(4903)輸出高電壓時(shí)，能夠防止將此高電壓施加到第一電路(4902)上，從而能夠抑制第一電路(4902)的滯后效應(yīng)。
根據(jù)本發(fā)明第十四方面的半導(dǎo)體器件是一種半導(dǎo)體器件，包括第一和第二MOS晶體管(4901a和4901b)，所述第一和第二MOS晶體管(4901a和4901b)包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述半導(dǎo)體器件的特征在于具有如下電路結(jié)構(gòu)所述第一MOS晶體管(4901a)與所述第二MOS晶體管(4901b)的源極相連，所述第一MOS晶體管的柵極、所述第二MOS晶體管的漏極和階梯波形電壓施加電路通過第一開關(guān)(3501a)相連，所述第二MOS晶體管(4901b)的柵極、所述第一MOS晶體管的漏極和所述階梯波形電壓施加部分通過第二開關(guān)(3501b)相連，所述第一MOS晶體管的柵極和漏極通過第三開關(guān)(3501c)相連，以及所述第二MOS晶體管的柵極和漏極通過第四開關(guān)(3501d)相連。
在上述電路結(jié)構(gòu)中，當(dāng)?shù)谌偷谒拈_關(guān)(3501c和3501d)斷開(開路)且第一和第二開關(guān)(3501a和3501b)接通(短路)時(shí)，第一MOS晶體管(4901a)和第二MOS晶體管(4901b)的源極相連，此外，彼此的柵極和漏極交叉相連，因此，此電路形成鎖存電路。因此，放大和鎖存操作成為可能。
另一方面，當(dāng)所有的開關(guān)都變?yōu)橄喾吹臓顟B(tài)，對于第一MOS晶體管(4901a)，柵極和漏極相連，同樣對于第二MOS晶體管(4901b)，柵極和漏極相連。在這種狀態(tài)下，能夠通過將階梯波形電壓同時(shí)施加在共同連接的源極和第一和第二MOS晶體管(4901a和4901b)的漏極之間來同時(shí)調(diào)節(jié)第一和第二MOS晶體管(4901a和4901b)的體電位。
根據(jù)本發(fā)明第十五方面的讀出放大器電路是一種讀出放大器電路，用于放大和鎖存兩個(gè)節(jié)點(diǎn)(5301a和5301b)之間的較大和較小電位，以及所述讀出放大器電路的特征在于具有傳輸控制部分(4905)，具有第一和第二鎖存電路，用于啟用或禁用所述第一和第二鎖存電路中的至少一個(gè)與所述兩個(gè)節(jié)點(diǎn)(5301a和5301b)中任意一個(gè)之間的信號(hào)傳輸。
具有傳輸控制部分(4905)使其能夠電連接和斷開第一鎖存電路和第二鎖存電路。
例如，通過第二鎖存電路接收由第一鎖存電路放大并鎖存的信號(hào)，然后使用傳輸控制部分(4905)電斷開第一和第二鎖存電路，能夠在第二鎖存電路中放大并鎖存由第二鎖存電路接收的信號(hào)，并利用輸出信號(hào)，同時(shí)通過將階梯波形電壓(5003)施加到第一鎖存電路的MOS晶體管(4901)上來調(diào)節(jié)體電位。
根據(jù)本發(fā)明第十六方面的讀出放大器電路具有根據(jù)本發(fā)明第十五方面的特征，并且其特征還在于所述第一電路(4902)(第一鎖存電路)的輸出電壓幅度小于第二電路(4903)(第二鎖存電路)的輸出電壓幅度。
具有傳輸控制部分(4905)使其能夠電連接和斷開第一鎖存電路和第二鎖存電路。
而且，第二鎖存電路接收由第一鎖存電路放大并鎖存為低幅度的信號(hào)，然后使用傳輸控制部分電斷開第一和第二鎖存電路。之后，通過第二鎖存電路，將信號(hào)放大到所需的幅度，并進(jìn)行鎖存。
由此，能夠保持施加到第一鎖存電路上的電壓較低，從而能夠降低發(fā)生在第一鎖存電路中的滯后效應(yīng)。
根據(jù)本發(fā)明第十七方面的半導(dǎo)體器件是一種具有由MOS晶體管組成的第一電路(4902)和第二電路(4903)的半導(dǎo)體器件，其特征在于所述第一電路通過傳輸控制部分(4905)與所述第二電路相連，所述傳輸控制部分(4905)用于不將所述第二電路中產(chǎn)生的高電壓施加到所述第一電路的MOS晶體管上。
具有傳輸控制部分(4905)使其能夠電連接和斷開第一電路和第二電路。
由此，能夠防止第二電路中產(chǎn)生的高電壓施加到包括在第一電路中的MOS晶體管上，從而能夠降低發(fā)生在第一鎖存電路中的滯后效應(yīng)。
根據(jù)本發(fā)明第十八方面的讀出放大器電路的特征在于包括通過交叉連接第一和第二MOS晶體管(4901a和4901b)構(gòu)建的第一電路(4902)(第一鎖存電路)，所述第一和第二MOS晶體管(4901a和4901b)包含設(shè)置在絕緣體上的半導(dǎo)體層作為溝道；兩個(gè)節(jié)點(diǎn)(5301a和5301b)，通過用于在第一時(shí)間段中啟用信號(hào)傳輸而在第二時(shí)間段中禁用信號(hào)傳輸?shù)膫鬏斂刂撇糠?4905)與所述第一鎖存電路相連；與所述兩個(gè)節(jié)點(diǎn)相連的第二鎖存電路(4903)(第二鎖存電路)；以及階梯波形施加部分(4904)，用于在第二時(shí)間段中、在所述第一和第二MOS晶體管的柵極和源極之間、施加不小于所述第一和第二MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。
具有傳輸控制部分(4905)使其能夠電連接和斷開第一鎖存電路和第二鎖存電路。
而且，通過第二鎖存電路接收由第一鎖存電路放大并鎖存的信號(hào)，然后使用傳輸控制部分(4905)電斷開第一和第二鎖存電路，能夠在第二鎖存電路中執(zhí)行放大和鎖存操作，并利用所述信號(hào)，同時(shí)通過使用階梯波形電壓施加部分(4904)、將階梯波形電壓施加到第一鎖存電路的第一和第二MOS晶體管(4901a和4901b)上來調(diào)節(jié)體電位。
此外，第二鎖存電路接收由第一鎖存電路放大并鎖存為低幅度的信號(hào)，然后使用傳輸控制部分電斷開第一和第二鎖存電路。之后，通過第二鎖存電路，將信號(hào)放大到所需的幅度，并進(jìn)行鎖存。由此，能夠保持施加到第一鎖存電路上的電壓較低，從而能夠降低發(fā)生在第一鎖存電路中的滯后效應(yīng)。
根據(jù)本發(fā)明第十九方面的存儲(chǔ)器電路的特征在于包括傳輸控制部分(4905)，具有包括第一和第二MOS晶體管(4901a和4901b)的第一電路(4902)(第一鎖存型讀出放大器電路)和第二電路(4903)(第二鎖存型讀出放大器電路)，所述第一和第二MOS晶體管(4901a和4901b)包含設(shè)置在絕緣體上的半導(dǎo)體層作為溝道，所述傳輸控制部分(4905)用于在第一時(shí)間段(5001)中啟用所述第一鎖存型讀出放大器電路和位線對(5301a和5301b)之間的信號(hào)傳輸，以及在第二時(shí)間段(5002)中禁用所述信號(hào)傳輸；與所述位線中的至少一個(gè)相連的預(yù)充電電路(5302)；與所述位線中的至少一個(gè)相連的存儲(chǔ)器單元(5303)；以及階梯波形施加部分(4904)，用于在第二時(shí)間段(5002)中、在所述第一鎖存型讀出放大器中的所述第一和第二MOS晶體管(4901a和4901b)的柵極和源極之間、施加不小于所述第一和第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
具有傳輸控制部分(4905)使其能夠電連接和斷開第一鎖存電路和位線對。
將由第一鎖存電路放大并鎖存的信號(hào)寫入位線對，然后使用傳輸控制部分(4905)將第一鎖存電路從位線對上電斷開。通過階梯波形施加部分(4904)，將階梯波形電壓施加在第一鎖存電路的第一和第二MOS晶體管(4901a和4901b)上，由此調(diào)節(jié)體電位。與此同時(shí)，第二鎖存電路在接收到被寫入位線的電壓時(shí)執(zhí)行放大和鎖存操作，并刷新存儲(chǔ)器單元(5003)，并通過此放大并鎖存的信號(hào)輸出數(shù)據(jù)。因此，能夠與存儲(chǔ)器單元(5303)刷新操作和數(shù)據(jù)輸出操作同時(shí)進(jìn)行體電位調(diào)節(jié)操作，由此能夠縮短操作周期。
此外，預(yù)充電電路將位線對預(yù)充電為低電壓，將由第一鎖存電路放大并鎖存為低幅度的信號(hào)寫入位線對，然后電斷開第一鎖存電路和位線對。之后，第二鎖存電路對寫入位線的信號(hào)進(jìn)行進(jìn)一步的放大。之后，將位線對再次預(yù)充電為低電壓，然后使用傳輸控制部分(4905)將第一鎖存電路與位線對電連接。由此，能夠保持施加到第一鎖存電路上的電壓較低，從而能夠降低發(fā)生在第一鎖存電路中的滯后效應(yīng)。
根據(jù)本發(fā)明第二十方面的差分放大電路是一種差分放大電路(6401)，包括MOS晶體管作為組件，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述差分放大電路用于放大施加到要配對的MOS晶體管(4901a和4901b)的柵極上的較大和較小電壓，作為配對MOS晶體管的導(dǎo)電性差異，所述差分放大電路的特征在于包括階梯波形電壓施加部分(4904)，用于在所述配對MOS晶體管(4901a和4901b)中的每一個(gè)的柵極和源極之間、施加不小于所述配對MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
具有階梯波形電壓施加部分(4904)使其能夠?qū)㈦A梯波形電壓提供給差分放大電路(6401)的配對MOS晶體管(4901a和4901b)，使其柵極-源極電壓變?yōu)殚撝惦妷夯蚋蟆?br> 由于在從差分放大電路(6401)獲得輸出之前，將此階梯波形電壓提供給MOS晶體管(4901a和4901b)，調(diào)節(jié)了這些MOS晶體管的體電位，從而抑制了滯后效應(yīng)。
根據(jù)本發(fā)明第二十一方面的電壓跟隨器電路是一種構(gòu)建在包括MOS晶體管的差分放大電路中的電壓跟隨器電路，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述差分放大電路用于通過將來自所述差分放大電路的輸出輸入所述配對MOS晶體管的柵極之一，放大施加到要配對的MOS晶體管(4901a和4901b)的柵極上的較大和較小電壓，作為配對MOS晶體管(4901a和4901b)的導(dǎo)電性差異，所述電壓跟隨器電路的特征在于包括階梯波形電壓施加部分(4904)，用于在所述配對MOS晶體管(4901a和4901b)中的每一個(gè)的柵極和源極之間、施加不小于所述配對MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。
具有階梯波形電壓施加部分(4904)使其能夠?qū)㈦A梯波形電壓(5003)提供給差分放大電路的配對MOS晶體管(4901a和4901b)，使其柵極-源極電壓變?yōu)殚撝惦妷夯蚋蟆?br> 由于在從利用差分放大電路構(gòu)建的電壓跟隨器電路獲得輸出之前，將此階梯波形電壓(5003)提供給MOS晶體管(4901a和4901b)，調(diào)節(jié)了這些MOS晶體管的體電位，從而抑制了滯后效應(yīng)。
根據(jù)本發(fā)明第二十二方面的源極跟隨器電路是一種源極跟隨器電路，被構(gòu)建為包括第一MOS晶體管(4901)，所述第一MOS晶體管(4901)包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述源極跟隨器電路的特征在于包括階梯波形電壓施加部分(4904)，用于在第一周期中，輸出所需信號(hào)，以及在第二周期中，在所述第一MOS晶體管(4901)的柵極和源極之間、施加不小于所述第一MOS晶體管的閾值電壓的階梯波形電壓(5003)預(yù)定次數(shù)。
具有階梯波形電壓施加部分(4904)使其能夠?qū)㈦A梯波形電壓(5003)提供給源極跟隨器的MOS晶體管(4901)，使其柵極-源極電壓變?yōu)殚撝惦妷夯蚋蟆?br> 由于在從源極跟隨器獲得輸出之前，將此階梯波形電壓(5003)提供給MOS晶體管(4901)，調(diào)節(jié)了MOS晶體管的體電位，從而抑制了滯后效應(yīng)。
根據(jù)本發(fā)明第二十三方面的半導(dǎo)體器件是在根據(jù)本發(fā)明第一、第二、第五、第六、第七、第十三、第十四或第十七方面所述的半導(dǎo)體電路中，其特征在于在相同的襯底上形成顯示部分(5502)，通過將像素按照矩陣形式排列在多條數(shù)據(jù)線與多條掃描線之間的交點(diǎn)處來構(gòu)建；和存儲(chǔ)器(5501)，用于存儲(chǔ)與要顯示在所述顯示部分上的信息相對應(yīng)的數(shù)據(jù)。
在本發(fā)明中，在相同的襯底上形成存儲(chǔ)器(5501)和顯示部分(5502)，以及將與要顯示在顯示部分上的信息相對應(yīng)的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器中。由此，可以獲得小尺寸、低成本、低功耗、高圖像質(zhì)量的顯示設(shè)備。
根據(jù)本發(fā)明第二十四方面的顯示設(shè)備是一種顯示設(shè)備，具有顯示部分(5502)，通過將像素按照矩陣形式排列在多條數(shù)據(jù)線與多條掃描線之間的交點(diǎn)處來構(gòu)建；和存儲(chǔ)器(5501)，用于存儲(chǔ)與要顯示在所述顯示部分上的信息相對應(yīng)的數(shù)據(jù)，形成在與形成所述顯示部分相同的襯底上，所述顯示設(shè)備的特征在于所述存儲(chǔ)器包括根據(jù)本發(fā)明第九、第十、第十五、第十六、第十八或第十九方面所述的任一電路作為組件。
將存儲(chǔ)器(5501)和顯示部分(5502)形成在相同的襯底上，并且將與要顯示在顯示部分上的信息相對應(yīng)的數(shù)據(jù)存儲(chǔ)在存儲(chǔ)器中。此存儲(chǔ)器包括根據(jù)本發(fā)明第九、第十、第十五、第十六、第十八或第十九方面所述的任一電路作為組件。由此，可以在顯示部分的周圍形成高度集成的存儲(chǔ)器，能夠獲得小尺寸、低成本的顯示設(shè)備。
根據(jù)本發(fā)明第二十五方面的顯示設(shè)備是一種顯示設(shè)備，具有顯示部分(5502)，通過將像素按照矩陣形式排列在多條數(shù)據(jù)線與多條掃描線之間的交點(diǎn)處來構(gòu)建；和數(shù)字/模擬轉(zhuǎn)換電路(5505)，用于在接收到由較高級別的設(shè)備提供的數(shù)字信號(hào)顯示數(shù)據(jù)時(shí)，將所述數(shù)字信號(hào)顯示數(shù)據(jù)轉(zhuǎn)換為模擬電壓信號(hào)，所述顯示設(shè)備的特征在于所述數(shù)字/模擬轉(zhuǎn)換電路(5505)包括根據(jù)本發(fā)明第二十、第二十一或第二十二方面所述的任一電路作為組件。
在相同的襯底上形成數(shù)字/模擬轉(zhuǎn)換電路(5505)和顯示部分(5502)，并且數(shù)字/模擬轉(zhuǎn)換電路(5505)在接收到由較高級別的設(shè)備提供的數(shù)字信號(hào)顯示數(shù)據(jù)時(shí)，將所述數(shù)字信號(hào)顯示數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)。此數(shù)字/模擬轉(zhuǎn)換電路(5505)包括根據(jù)本發(fā)明第二十、第二十一或第二十二方面所述的任一電路作為組件。由于針對本發(fā)明第二十、第二十一或第二十二方面的電路抑制了滯后效應(yīng)，能夠獲得小尺寸、低成本、高圖像質(zhì)量的顯示設(shè)備。
根據(jù)本發(fā)明第二十六方面的個(gè)人數(shù)字助理配備有本發(fā)明第二十三、第二十四或第二十五方面所述的任一顯示設(shè)備。
由此，能夠以低成本實(shí)現(xiàn)低功耗、小尺寸的個(gè)人數(shù)字助理。
根據(jù)本發(fā)明第二十七方面的MOS晶體管是一種MOS晶體管，包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，所述MOS晶體管的特征在于在所述MOS晶體管上設(shè)置體觸點(diǎn)(8500)。
通過將預(yù)定的電壓施加到體觸點(diǎn)部分上，從而正向偏置體和體觸點(diǎn)部分，能夠提取出累積在體部分中的電荷(在n溝道MOS晶體管的情況下為正空穴)。由此，能夠在某種程度上抑制滯后效應(yīng)。在n溝道晶體管的情況下，可以通過充分降低施加到體觸點(diǎn)上的電壓來獲得其他效果。
根據(jù)本發(fā)明第二十八方面的MOS晶體管是一種MOS晶體管，包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，所述MOS晶體管的特征在于在所述MOS晶體管上設(shè)置背柵極(180)。
通過將預(yù)定的電壓施加到背柵極部分上，由此擴(kuò)展半導(dǎo)體層的耗盡層，從而減小中性區(qū)域，能夠抑制引起了滯后效應(yīng)的電荷累積，由此，能夠在某種程度上抑制滯后效應(yīng)。
根據(jù)本發(fā)明，由于將不小于MOS晶體管的閾值電壓的階梯波形電壓施加在MOS晶體管的柵極和源極之間，調(diào)節(jié)了MOS晶體管的體電位。而且，由于之后使包括此MOS晶體管的電路進(jìn)行所需的操作，抑制了滯后效應(yīng)。
其原因如下。在將不小于閾值電壓的階梯波形電壓(5003)提供給MOS晶體管(4901)時(shí)，由于通過柵極和體之間的電容的靜電感應(yīng)耦合，體電位上升，然后MOS晶體管的體電位快速向電位“熱平衡電位”+“φbi(內(nèi)建電位)”收斂，因此，能夠復(fù)位體電位。由此，能夠調(diào)節(jié)閾值電壓。
此外，在提供不小于閾值電壓的階梯波形電壓(5003)時(shí)，從源極將電子快速地提供到半導(dǎo)體表面上。由于MOS晶體管導(dǎo)通，即使在半導(dǎo)體層是多晶體時(shí)，也能夠?qū)脑礃O提供電子以足夠的數(shù)量快速地提供到遠(yuǎn)離源極結(jié)的地方。一些提供電子被半導(dǎo)體層中的阱所捕獲。當(dāng)MOS晶體管截止時(shí)，由于已經(jīng)被阱捕獲的電子與體的正空穴重新結(jié)合，體電位被復(fù)位，從而獲得了本發(fā)明的效果。
此外，當(dāng)重復(fù)此操作時(shí)，耗盡層在特定點(diǎn)達(dá)到硅層的下端，閾值電壓不再增加，從而能夠調(diào)節(jié)閾值電壓。
在第二時(shí)間段(5002)中執(zhí)行這些操作之后，使由MOS晶體管(4901)組成的電路在第一時(shí)間段(5001)中進(jìn)行操作，從而獲得輸出，因此，抑制了由MOS晶體管(4901)組成的這種電路的滯后效應(yīng)。
此外，對于將不小于閾值電壓的階梯波形電壓(5003)施加在MOS晶體管的柵極和源極之間的時(shí)間段，除了源極電壓為0V以外，將漏極電壓也設(shè)置為0V。因此，即使在將階梯波形電壓施加在柵極和源極之間從而導(dǎo)通MOS晶體管時(shí)，也沒有電流在漏極和源極之間流動(dòng)。因此，由體電位復(fù)位操作引起的電流較小。
此外，對于將不小于閾值電壓的階梯波形電壓施加在MOS晶體管的柵極和源極之間的時(shí)間段，除了源極電壓為0V以外，將漏極電壓也設(shè)置為0V。因此，從源極和漏極提供消除累積在體中的正空穴所需的電子，從而能夠有效降低體電位，并能夠有效地復(fù)位體電位。
如實(shí)施例中將詳細(xì)描述的那樣，由于不再需要傳統(tǒng)SOI技術(shù)中抑制滯后效應(yīng)所必需的體觸點(diǎn)，不需要開發(fā)新器件或新處理。因此，開發(fā)成本非常低。
此外，根據(jù)本發(fā)明的鎖存電路，由于在放大較大和較小電壓之間的差值之前，復(fù)位用于執(zhí)行放大的配對MOS晶體管的體電位，抑制了滯后效應(yīng)，并且減小了鎖存電路的鎖存操作變得不穩(wěn)定的不穩(wěn)定區(qū)域。
此外，利用用于控制節(jié)點(diǎn)間的信號(hào)傳輸?shù)目捎眯缘膫鬏斂刂撇糠?，使向其施加了不小于閾值電壓的階梯波形電壓(5003)的節(jié)點(diǎn)和向其施加了由階梯波形電壓所引起的噪聲的節(jié)點(diǎn)最小化，減小了復(fù)位時(shí)的電流。
此外，根據(jù)本發(fā)明，由于在用于通過將不小于閾值電壓的階梯波形電壓(5003)施加在MOS晶體管的柵極和源極之間來復(fù)位體電位的時(shí)間段中，解除了鎖存電路的交叉連接，能夠同時(shí)復(fù)位兩個(gè)MOS晶體管。由此，能夠縮短復(fù)位體電位所需的時(shí)間，此外，能夠?qū)崿F(xiàn)對此電路和利用此電路的系統(tǒng)的整體加速。
此外，通過提供由如p溝道MOS晶體管等組成的第二鎖存電路和由如n溝道MOS晶體管等組成的第一鎖存電路，并在第二鎖存操作中執(zhí)行放大和鎖存操作之前，在第一鎖存操作中執(zhí)行放大和鎖存操作，將較大和較小信號(hào)電壓均放大到相同的程度，例如，放大到幾伏特的數(shù)值。因此，當(dāng)接著在第二鎖存電路中實(shí)現(xiàn)放大和鎖存電路時(shí)，已經(jīng)在節(jié)點(diǎn)間施加了足夠的電壓差。因此，即使在未將不小于閾值電壓的階梯波形電壓提供給第二電路中的MOS晶體管時(shí)，也不會(huì)發(fā)生誤操作。
此外，本發(fā)明的鎖存型讀出放大器由用于首先放大較大和較小信號(hào)電壓的第一鎖存電路“小幅度預(yù)放大器部分”和用于將所述較大和較小信號(hào)電壓放大為最終所需電壓的第二鎖存電路“全幅放大器部分”組成，并將第一鎖存電路“小幅度預(yù)放大器部分”的輸出電壓設(shè)置為低于最終所需的輸出電壓。
而且，通過使用用于控制節(jié)點(diǎn)之間的信號(hào)傳輸?shù)目捎眯缘膫鬏斂刂撇糠?，按照如下方式?qū)動(dòng)讀出放大器不將由第二鎖存電路放大的高電壓(即，最終所需的輸出電壓)施加到第一鎖存電路“小幅度預(yù)放大器部分”上。由此，保持施加到第一鎖存電路的MOS晶體管上的電壓較低，結(jié)果，抑制了滯后效應(yīng)，并減小了不穩(wěn)定區(qū)域。
此外，在第二鎖存電路執(zhí)行放大和鎖存操作的時(shí)間段期間，將不小于閾值電壓的階梯波形電壓提供給已經(jīng)被傳輸控制部分?jǐn)嚅_的第一鎖存電路的MOS晶體管。即，由于并行地執(zhí)行第二鎖存電路的放大和鎖存操作和第一鎖存電路的體電位復(fù)位操作，能夠抑制由于復(fù)位操作而導(dǎo)致的周期時(shí)間的增加。
作為體電位復(fù)位操作的結(jié)果，提高了鎖存型讀出放大器電路的靈敏度，因此能夠執(zhí)行穩(wěn)定的讀出操作，即使在較大和較小電壓之間的差值較小時(shí)，也不會(huì)發(fā)生誤操作。因此，可以增加與位線相連的存儲(chǔ)器單元的數(shù)目，提高了每單位面積的存儲(chǔ)器容量。
此外，由于本發(fā)明的顯示設(shè)備在LCD板中具有用于存儲(chǔ)與信息相對應(yīng)的數(shù)據(jù)的存儲(chǔ)器(等價(jià)于所謂的幀存儲(chǔ)器)，不需要外部提供視頻數(shù)據(jù)來顯示靜態(tài)圖像。因此，能夠停止針對外部視頻數(shù)據(jù)供應(yīng)而驅(qū)動(dòng)的電路部分，由此能夠減小電流。
即使針對通常被看作運(yùn)動(dòng)圖像的視頻圖像，如括號(hào)中所示的示例那樣，通常板驅(qū)動(dòng)頻率(例如，60Hz，這意味著一秒鐘內(nèi)將信號(hào)寫入像素60次的驅(qū)動(dòng))和視頻幀的幀速率(例如，30fps，這意味著一秒鐘內(nèi)將視頻數(shù)據(jù)更新30次)之間存在頻率差。例如，這通常發(fā)生在用于產(chǎn)生視頻數(shù)據(jù)的元件的處理速度較低時(shí)，而且當(dāng)視頻數(shù)據(jù)的幀速率較低時(shí)(例如，10fps或更小)，按照逐幀前進(jìn)的方式來顯示運(yùn)動(dòng)圖像。
在上述數(shù)值示例的情況下(板驅(qū)動(dòng)頻率為60Hz，視頻數(shù)據(jù)幀速率為30fps)，板實(shí)質(zhì)上在兩幀鐘顯示相同的圖像，也可以認(rèn)為是一類靜態(tài)圖像。即，通過在LCD板鐘設(shè)置幀存儲(chǔ)器，盡管大體上是運(yùn)動(dòng)圖像，仍然可以將應(yīng)當(dāng)外部提供的視頻數(shù)據(jù)的帶寬減小一半。
換句話說，盡管其是必需的，當(dāng)在LCD板中不存在幀存儲(chǔ)器時(shí)，無論視頻數(shù)據(jù)的幀速率如何，均提供等價(jià)于60Hz的信號(hào)，在本實(shí)施例的情況下，根據(jù)視頻數(shù)據(jù)的幀速率(如，30Hz)提供信號(hào)就足夠了，從而減小了要提供給板的數(shù)據(jù)的帶寬。
此外，由于使用了高敏感度的讀出放大器和具有小存儲(chǔ)器單元的DRAM，可以在位于顯示部分四周的所謂的邊框部分處形成具有一幀容量的存儲(chǔ)器。即，與安裝有作為分離芯片提供的存儲(chǔ)器芯片的結(jié)構(gòu)相比，可以在更小的空間中實(shí)現(xiàn)幀存儲(chǔ)器。
此外，由于在設(shè)計(jì)和準(zhǔn)備板的同時(shí)設(shè)計(jì)和準(zhǔn)備幀存儲(chǔ)器，不需要生產(chǎn)存儲(chǔ)器芯片，有利于交貨日期管理。也減少了元件的存儲(chǔ)，而且存貨管理也變得不必要，允許以較低的價(jià)格來提供產(chǎn)品。此外，也降低了模塊組件的安裝成本。
此外，由于顯示部分的像素排列等同于存儲(chǔ)器中存儲(chǔ)單元的排列，從存儲(chǔ)器到顯示部分的簡單布局實(shí)現(xiàn)了較小的布局面積。
此外，根據(jù)實(shí)施例中所示的顯示設(shè)備，構(gòu)建所述顯示設(shè)備，從而通過多路復(fù)用器來選擇數(shù)據(jù)，通過DAC將所述數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)，并通過多路分解器選擇寫入數(shù)據(jù)線，并進(jìn)行構(gòu)建，從而使多路復(fù)用器和多路分解器成對進(jìn)行操作。在傳統(tǒng)結(jié)構(gòu)中，由于多路復(fù)用器和多路分解器不具有一一對應(yīng)關(guān)系，需要布置從多路復(fù)用器通過DAC到多路分解器的信號(hào)線，同時(shí)沿著橫向圍繞在其周圍。在本發(fā)明中，這種圍繞配線是不必要的，因此，需要較小的布局面積。此外，由于還可以從電路面積、操作速度和功率消耗的觀點(diǎn)來選擇最佳的DAC數(shù)量，能夠?qū)崿F(xiàn)小面積、低功率的電路和顯示設(shè)備。
為了保持圖像質(zhì)量，即使對于靜態(tài)圖像，在液晶顯示設(shè)備中，仍然將數(shù)據(jù)以固定的周期寫入所有像素中。該周期通常是16.6ms。設(shè)計(jì)本實(shí)施例中準(zhǔn)備的DRAM的存儲(chǔ)器單元，從而使保留時(shí)間長于此周期。因此，以固定的周期存取存儲(chǔ)了幀數(shù)據(jù)的所有單元，并在此時(shí)刷新存儲(chǔ)器單元數(shù)據(jù)，因此，通常DRAM所需的刷新電路和操作不再必要。
由于通過使用本發(fā)明的顯示設(shè)備，將包括存儲(chǔ)器在內(nèi)的多種電路以較小的面積構(gòu)建在顯示設(shè)備中，通過使用本發(fā)明的顯示設(shè)備，能夠減小個(gè)人數(shù)字助理的尺寸。
此外，在本發(fā)明中，鎖存電路在提供不小于閾值的階梯波形電壓的時(shí)間段期間保持輸出電壓，并且通過傳輸控制部分將此鎖存電路與向其施加階梯波形電壓的MOS晶體管斷開，因此階梯波形電壓不會(huì)影響輸出。
此外，在本發(fā)明中，由于在輸出已經(jīng)被鎖存并被用于下一級電路的時(shí)間段中施加不小于閾值電壓的階梯波形電壓，能夠抑制由于復(fù)位操作而引起的周期時(shí)間的增加。
此外，根據(jù)本發(fā)明的差分放大電路，由于將使柵極-源極電壓變?yōu)殚撝祷蚋蟮碾A梯波形電壓提供給差分對的兩個(gè)MOS晶體管，這些MOS晶體管的體電位被復(fù)位。由此，減小了由于操作歷史所引起的差分放大電路的偏移。
此外，由于此差分放大電路用于提供電壓跟隨器，改善了輸入/輸出特性。
此外，改善了通過將本發(fā)明的電壓跟隨器電路應(yīng)用于DAC電路的輸出級而提供的顯示設(shè)備的圖像質(zhì)量。
此外，根據(jù)本發(fā)明的源極跟隨器電路，將高于閾值電壓的階梯波形電壓施加在MOS晶體管的柵極和源極之間，體電位被復(fù)位。由此，能夠抑制由于操作歷史而引起的源極跟隨器電路的輸入/輸出特性的波動(dòng)。
此外，由于源極跟隨器電路具有用于在提供不小于閾值電壓的階梯波形電壓時(shí)斷開電源和地之間的路徑的傳輸控制部分，能夠抑制消耗電流的增加。
此外，作為將本發(fā)明的源極跟隨器電路應(yīng)用于DAC電路的輸出級的結(jié)果，改善了顯示部分的圖像質(zhì)量。


圖1是示出了使用于驅(qū)動(dòng)電路集成的傳統(tǒng)液晶顯示設(shè)備的顯示系統(tǒng)的結(jié)構(gòu)的方框圖；圖2是示出了使用具有內(nèi)置DAC電路的傳統(tǒng)液晶顯示設(shè)備的顯示系統(tǒng)的結(jié)構(gòu)的方框圖；圖3是使用傳統(tǒng)塊MOS晶體管構(gòu)建的DRAM的電路結(jié)構(gòu)圖；圖4是圖3所示的DRAM的“1”讀出操作中的信號(hào)波形圖；
圖5是鎖存型讀出放大器評估電路的電路圖；圖6是示出了用于驅(qū)動(dòng)如圖5所示的鎖存型讀出放大器評估電路的輸入波形和在節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD實(shí)際測量到的波形示例的示意圖；圖7是示出了要輸入到鎖存型讀出放大器中的實(shí)際測量到的電位差ΔV和節(jié)點(diǎn)EVN的高電平放大的概率的曲線圖；圖8是用于驅(qū)動(dòng)如圖5所示的鎖存型讀出放大器評估電路的輸入波形和當(dāng)發(fā)生誤操作時(shí)在節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD實(shí)際測量到的波形的波形圖；圖9A和9B是示出了施加到組成如圖5所示的鎖存型讀出放大器的MOS晶體管N1和N2上的電壓的時(shí)序圖，其中圖9A示出了晶體管N1的電壓，以及圖9B示出了晶體管N2的電壓；圖10是示出了多晶硅TFT的動(dòng)態(tài)閾值電壓波動(dòng)的測量結(jié)果的曲線圖；圖11是由n溝道MOS晶體管組成的鎖存型讀出放大器的電路圖；圖12是示出了鎖存型讀出放大器電路和獲得穩(wěn)定輸出所需的ΔV之間的關(guān)系的實(shí)際測量值的曲線圖；圖13A和13B示出了表明MOS晶體管的閾值電壓作為施加脈沖電壓的結(jié)果而動(dòng)態(tài)波動(dòng)的估計(jì)原因的時(shí)序圖和器件截面圖，其中圖13A示出了體電位下降的情況，以及圖13B示出了體電位上升的情況；圖14是示出了ΔVth1-ΔVth2與所施加的脈沖數(shù)之間的關(guān)系的曲線圖；圖15是MOS晶體管的體電位的估計(jì)圖；圖16是示出了用于驅(qū)動(dòng)本發(fā)明第一實(shí)施例的鎖存電路的方法的流程圖；圖17是本發(fā)明第一實(shí)施例的電路圖；圖18是示出了本發(fā)明第一實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖19是示出了本發(fā)明第一實(shí)施例中所獲得的脈沖電壓(Vrst)與獲得穩(wěn)定輸出的最小必需ΔV之間的關(guān)系的實(shí)際測量值的曲線圖；圖20A和圖20B示出了MOS晶體管模型和施加復(fù)位脈沖時(shí)的體電位，其中圖20A是具有浮置體的增強(qiáng)模式PD(部分耗盡)MOS晶體管的模型，以及圖20B是示出了兩個(gè)MOS晶體管的體電位VBS的時(shí)間變化和施加在柵極和源極之間的電壓VGS的時(shí)間變化的示意圖；圖21A和圖21B示出了在n溝道MOS晶體管中沿正向偏置體和源極的情況下的體-源極能帶圖，其中圖21A是所述體為單晶體的情況，以及圖21B是所述體為多晶體的情況；圖22是在MOS晶體管處于導(dǎo)通狀態(tài)的情況下、半導(dǎo)體表面附近、橫向的能帶圖；圖23A和23B示出了從MOS晶體管的柵極(G)開始的體方向(垂直方向)的能帶圖，其中圖23A是將不小于閾值電壓的電壓施加到MOS晶體管中的VGS上的情況，以及圖23B是MOS晶體管截止的情況；圖24A到24C是本發(fā)明的MOS晶體管的平面圖；圖25是本發(fā)明的MOS晶體管的截面圖；圖26是示出了用于驅(qū)動(dòng)本發(fā)明第二實(shí)施例的鎖存電路的方法的流程圖；圖27是示出了本發(fā)明第二實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖28A和28B示出了本發(fā)明第三實(shí)施例的鎖存型讀出放大器的電路圖，其中圖28A是鎖存型讀出放大器電路圖，以及圖28B是定時(shí)反轉(zhuǎn)器電路圖；圖29是示出了本發(fā)明第三實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖30是示出了本發(fā)明第四實(shí)施例的鎖存電路的電路圖；圖31是示出了用于驅(qū)動(dòng)本發(fā)明第四實(shí)施例的鎖存電路的方法的流程圖；圖32是示出了用于驅(qū)動(dòng)本發(fā)明第五實(shí)施例的鎖存電路的方法的流程圖；圖33是用于確認(rèn)第五實(shí)施例的效果的實(shí)驗(yàn)電路；圖34是示出了本發(fā)明第五實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖35是示出了本發(fā)明第五實(shí)施例中所獲得的復(fù)位脈沖電壓與獲得穩(wěn)定輸出的最小必需ΔV之間的關(guān)系的實(shí)際測量值的曲線圖；圖36是示出了用于驅(qū)動(dòng)本發(fā)明第六實(shí)施例的鎖存電路的方法的流程圖；
圖37是用于確認(rèn)第六實(shí)施例的效果的實(shí)驗(yàn)電路；圖38是示出了本發(fā)明第六實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖39是示出了用于驅(qū)動(dòng)本發(fā)明第七實(shí)施例的鎖存電路的方法的流程圖；圖40是本發(fā)明第八實(shí)施例的鎖存型讀出放大器的電路圖；圖41是示出了本發(fā)明第八實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖42是本發(fā)明第九實(shí)施例的鎖存型讀出放大器的電路圖；圖43是示出了本發(fā)明第九實(shí)施例的驅(qū)動(dòng)方法的時(shí)序圖；圖44是示出了本發(fā)明第九實(shí)施例中實(shí)際測量到的、要輸入到鎖存型讀出放大器中的電位差ΔV和節(jié)點(diǎn)EVN的高電平放大的概率的曲線圖；圖45是示出了本發(fā)明第九實(shí)施例中所獲得的復(fù)位脈沖電壓與獲得穩(wěn)定輸出的最小必需ΔV之間的關(guān)系的實(shí)際測量值的曲線圖；圖46是示出了本發(fā)明的概念的電路方框圖；圖47是本發(fā)明第十實(shí)施例的DRAM電路圖(上部)；圖48是本發(fā)明第十實(shí)施例的DRAM電路圖(下部)；圖49是示出了用于驅(qū)動(dòng)本發(fā)明第十實(shí)施例的DRAM的方法的流程圖；圖50是示出了本發(fā)明第十一實(shí)施例的顯示設(shè)備的方框圖；圖51是包括在本發(fā)明第十一實(shí)施例的顯示設(shè)備中的數(shù)據(jù)寄存器、MPX、DAC和DMUX的電路結(jié)構(gòu)圖；圖52是示出了本發(fā)明第十二實(shí)施例的便攜式終端的視圖；圖53A到圖53H是按照步驟的順序、示出了用于制造用在本發(fā)明實(shí)施例中的顯示板的方法的截面圖；圖54是本發(fā)明第十四實(shí)施例的電平轉(zhuǎn)換電路的電路圖；圖55是示出了用于驅(qū)動(dòng)本發(fā)明第十四實(shí)施例的電平轉(zhuǎn)換電路的方法的流程圖；圖56是本發(fā)明第十五實(shí)施例的鎖存比較器電路的電路圖；圖57是示出了用于驅(qū)動(dòng)本發(fā)明第十五實(shí)施例的鎖存比較器電路的方法的時(shí)序圖；
圖58是本發(fā)明第十六實(shí)施例的差分放大電路和電壓跟隨器電路的電路圖；圖59是本發(fā)明第十七實(shí)施例的源極跟隨器電路的電路圖；以及圖60是示出了用于驅(qū)動(dòng)本發(fā)明第十七實(shí)施例的源極跟隨器電路的方法的時(shí)序圖。
具體實(shí)施例方式
接下來，將參照附圖詳細(xì)描述本發(fā)明的實(shí)施例。這里，以下所示的本發(fā)明的一些實(shí)施例的特征在于“將階梯波形電壓(5003)施加在預(yù)定的一個(gè)或多個(gè)MOS晶體管(4901)的柵極和源極之間”。在多個(gè)MOS晶體管(4901)的情況下，為了便于清楚地區(qū)分各個(gè)MOS晶體管，以具有小寫字母的(4901a和4901b)表示其參考數(shù)字。類似地，當(dāng)需要區(qū)分階梯波形電壓(5003)時(shí)，以具有小寫字母的(5003a和5003b)表示其參考數(shù)字。此外，階梯波形電壓施加部分(4904)也類似地以(4904a和4904b)表示。此外，傳輸控制部分(4905)也類似地以(4905a和4905b)表示。另一方面，將階梯波形電壓(5003、5003a、5003b等)稱作復(fù)位脈沖或體電位復(fù)位脈沖。
此外，在一些部分中，將階梯波形電壓施加部分(4904，4904a或4904b)描述為滯后現(xiàn)象抑制部分或電壓施加部分。這樣做的原因是因?yàn)榧词故遣痪哂须A梯波形的電壓(例如，具有指數(shù)波形、正弦波形或脈沖波形的電壓)，也能獲得類似的效果，即抑制滯后效應(yīng)的效果。
類似地，在一些部分中，將階梯波形電壓(5003、5003a或5003b)描述為不小于MOS晶體管的閾值電壓的電壓。
第一實(shí)施例圖16是示出了用于驅(qū)動(dòng)根據(jù)本發(fā)明第一實(shí)施例的鎖存電路的方法的流程圖。用于解釋此驅(qū)動(dòng)方法的鎖存電路與如圖11所示的、由n溝道MOS晶體管組成的鎖存型讀出放大器電路相同。即，本發(fā)明的鎖存電路包括其源極共同相連的多晶硅TFT N1(4901a)和晶體管N2(4901b)。TFT N1的柵極與晶體管N2的漏極相連，并且還與電容C2相連。TFT N2的柵極與晶體管N1的漏極相連，并且還與電容C1相連。
如下驅(qū)動(dòng)鎖存電路在第一時(shí)間段(有效時(shí)間段)(5001)中，利用MOS晶體管(4901a和4901b)的電特性，輸出除鎖存電路以外的其他未示出電路所需的信號(hào)，以及在第二時(shí)間段(空閑時(shí)間段)(5002)中，將不小于MOS晶體管的閾值電壓的復(fù)位脈沖(5003a和5003b)施加在MOS晶體管(4901a和4901b)的柵極和源極之間預(yù)定次數(shù)。
接下來，將參照圖16詳細(xì)描述所述驅(qū)動(dòng)方法。本發(fā)明的驅(qū)動(dòng)方法的特征在于在執(zhí)行放大和鎖存操作之前、將用于復(fù)位體電位的復(fù)位脈沖提供給TFT N1和N2。
首先，如圖16的(a)所示，在將0V提供給晶體管N1和N2的源極且將0V提供給節(jié)點(diǎn)ODD時(shí)，將電壓高于TFT N1的閾值電壓的脈沖(5003a)提供給節(jié)點(diǎn)EVN。
接下來，如圖16的(b)所示，在將0V提供給晶體管N1和N2的源極且將0V提供給節(jié)點(diǎn)EVN時(shí)，將電壓高于TFT N2的閾值電壓的脈沖(5003b)提供給節(jié)點(diǎn)ODD。
接下來，如圖16的(c)所示，將電位差ΔV提供給節(jié)點(diǎn)EVN和ODD(時(shí)間段5401)，并由電容C1和C2保持。即，在電容中對其進(jìn)行采樣，并使節(jié)點(diǎn)EVN和ODD處于浮置狀態(tài)。此外，在這種情況下，使晶體管N1和N2的公共源極處于浮置狀態(tài)或向其提供足夠高但并未達(dá)到導(dǎo)通晶體管N1和N2的程度的電壓。在此示例中，由于使晶體管N1和N2之間的公共源極處于浮置狀態(tài)，且將晶體管N1和N2的閾值電壓設(shè)置為Vt，將晶體管N1和N2之間的公共源極的電壓表示為{(VDD1)/2}+ΔV-Vt(其中ΔV為正)。
接下來，如圖16的(d)所示，通過將N1和N2之間的公共源極降低到0V，通過TFT N1和N2之間的導(dǎo)電性差異來放大圖16的(c)中所給出的電位差，并在已經(jīng)將在圖16的(c)中向其提供了較低電位的節(jié)點(diǎn)降低到0V，而幾乎不降低較高節(jié)點(diǎn)電位(處于{(VDD1)/2-β})的情況下，進(jìn)行鎖存。β表示VDD1/2與高電壓節(jié)點(diǎn)穩(wěn)定電壓之間的差，已經(jīng)在圖6中對其進(jìn)行了描述。
然后，當(dāng)接著執(zhí)行放大和鎖存操作時(shí)，再次重復(fù)圖16的(a)中的相同操作。
通過在執(zhí)行放大和鎖存操作之前，向TFT N1和N2的柵極電極提供用于使其VGS超過閾值電壓的脈沖(被稱為體電位復(fù)位脈沖)，能夠校正由于操作歷史而引起的TFT N1和N2之間的特性不均衡。因此，即使在提供給鎖存電路的ΔV較小時(shí)，也能夠放大ΔV，不會(huì)發(fā)生誤操作，允許正常的鎖存操作。
下面，將根據(jù)實(shí)驗(yàn)結(jié)果，對本實(shí)施例的效果進(jìn)行描述。
圖17是示出了用于評估鎖存型讀出放大器的評估電路的電路圖。中央所示的電路塊是由玻璃襯底上的多晶硅TFT組成的鎖存電路4900，是同樣可用作存儲(chǔ)器電路的讀出放大器的電路。此鎖存電路4900的晶體管N1和N2是n溝道多晶硅TFT，以及晶體管N3是用于接通和斷開晶體管N1和N2的源極與SAN節(jié)點(diǎn)之間的部分的n溝道多晶硅TFT。SAN節(jié)點(diǎn)接地(0V)。在存儲(chǔ)器電路中，節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN等價(jià)于位線對與之相連的節(jié)點(diǎn)，以及代替位線電容，連接電容C1和C2。選擇器開關(guān)(7000b)通過開關(guān)(SW4)與節(jié)點(diǎn)EVN相連。
此選擇器開關(guān)由控制信號(hào)“A/B”控制，其中在“A”處于高電平的情況下，節(jié)點(diǎn)D0和SW2_A相連，而在“A”處于低電平的情況下，節(jié)點(diǎn)D0與可變電壓源VEVN相連。將來自脈沖電壓發(fā)生器Vrst2(4904b)的信號(hào)施加到SW2_A上。
選擇器開關(guān)(7000a)通過開關(guān)(SW3)與節(jié)點(diǎn)ODD相連。此選擇器開關(guān)由控制信號(hào)“A/B”控制，其中在“A”處于高電平的情況下，節(jié)點(diǎn)D1和SW1_A相連，而在“A”處于低電平的情況下，節(jié)點(diǎn)D1與固定電壓源VODD相連。將來自脈沖電壓發(fā)生器Vrst1(4904a)的信號(hào)施加到SW1_A上。
設(shè)置可變電壓源VEVN、固定電壓源VODD和開關(guān)(SW3和SW4)，用于將從存儲(chǔ)器單元原始讀出的ΔV提供給鎖存型讀出放大器電路。
接下來，將參照圖18來描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。
(時(shí)間段C)開關(guān)(SW3和SW4)接通，SE1為高電平，以及A/B為高電平，D0和D1與脈沖電壓發(fā)生器(Vrst2和Vrst1)相連。此時(shí)，將Vrst1和Vrst2都設(shè)置為0V。即，將0V提供給晶體管N1和N2的源極，以及將0V提供給節(jié)點(diǎn)EVN和ODD。
(時(shí)間段D)從Vrst2輸出脈沖電壓值為Vrst的脈沖。由此，將脈沖電壓值為Vrst的脈沖施加在晶體管N1的柵極和源極之間。
(時(shí)間段F)從Vrst1輸出脈沖電壓值為Vrst的脈沖。由此，將脈沖電壓值為Vrst的脈沖施加在晶體管N2的柵極和源極之間。
(時(shí)間段J)開關(guān)(SW3和SW4)接通，SE1為低電平，A/B為低電平，D0與VEVN相連，以及D1與VODD相連。將VODD設(shè)置為(VDD1)/2，以及將VEVN設(shè)置為(VDD1)/2+ΔV，由此將電位差ΔV提供給讀出放大器。之后，通過斷開開關(guān)(SW3和SW4)，分別在C2和C1中對這些電壓進(jìn)行采樣。
(時(shí)間段L)開關(guān)(SW3和SW4)斷開，且SE1為高，N1和N2的源極電位降低到0V，從而使電路進(jìn)行放大和鎖存操作。
然后，再次重復(fù)時(shí)間段C中的操作。
監(jiān)視節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN的電壓允許找出讀出放大器敏感度在何電壓或更大(即ΔV的絕對值)，輸出穩(wěn)定。
這里，本發(fā)明的鎖存型讀出放大器發(fā)出有效輸出的時(shí)間段(第一時(shí)間段)是時(shí)間段L(5001)。以及，利用脈沖發(fā)生器(Vrst2和Vrst1)，在其他時(shí)間段的一部分(第二時(shí)間段)(5002)中，將脈沖提供給晶體管N1和N2。
接下來，利用脈沖電壓值Vrst作為參數(shù)來測量穩(wěn)定輸出的最小必需正值ΔV和負(fù)值ΔV。
此測量的結(jié)果如圖19所示。數(shù)據(jù)“H輸出”表示穩(wěn)定操作并連續(xù)進(jìn)行操作從而使節(jié)點(diǎn)EVN保持在高電位而節(jié)點(diǎn)ODD降低到0V所需的ΔV的最小值。此電壓對應(yīng)于圖7所示的V1。此外，數(shù)據(jù)“L輸出”表示穩(wěn)定操作并連續(xù)進(jìn)行操作從而使節(jié)點(diǎn)ODD保持在高電位而節(jié)點(diǎn)EVN降低到0V所需的ΔV的最大值。
因此，在圖19所示的曲線圖中，在將出現(xiàn)在小于數(shù)據(jù)“H輸出”且大于數(shù)據(jù)“L輸出”的范圍內(nèi)的ΔV提供給鎖存電路時(shí)，此鎖存電路不能穩(wěn)定操作。即，此區(qū)域是鎖存電路輸出(例如，節(jié)點(diǎn)EVN的電壓)變?yōu)?V還是高電位不穩(wěn)定的區(qū)域，在圖中將其描述為“不穩(wěn)定區(qū)域”。顯而易見的是，此不穩(wěn)定區(qū)域越窄，鎖存電路或鎖存型讀出放大器越優(yōu)異。
如此結(jié)果所示，盡管在體電位復(fù)位脈沖電壓較低時(shí)，不穩(wěn)定區(qū)域較大，但表現(xiàn)出不穩(wěn)定區(qū)域與體電位復(fù)位脈沖電壓的上升成正比地變小的趨勢。具體地，當(dāng)體電位復(fù)位脈沖電壓上升到晶體管N1和N2之間的均衡閾值電壓以上時(shí)，提供了減小不穩(wěn)定區(qū)域的效果。
這里，如圖12已經(jīng)示出，在將傳統(tǒng)已知的一般驅(qū)動(dòng)方法應(yīng)用于本鎖存電路時(shí)的不穩(wěn)定區(qū)域是V9＜ΔV＜V8，與體電位復(fù)位脈沖電壓為0時(shí)一樣大。
另一方面，在圖19所示的曲線圖中，例如，當(dāng)復(fù)位脈沖是V10時(shí)的不穩(wěn)定區(qū)域的寬度相對于傳統(tǒng)驅(qū)動(dòng)方法情況下的(V8-V9)變?yōu)?/22或更小，其中可以看到實(shí)質(zhì)上的減小。由此，確認(rèn)了本發(fā)明的效果。
即，通過將不小于MOS晶體管的閾值電壓的復(fù)位脈沖(5003a和5003b)施加在MOS晶體管(4901a和4901b)的柵極和源極之間預(yù)定次數(shù)來進(jìn)行驅(qū)動(dòng)，減小了鎖存電路的不穩(wěn)定區(qū)域。
而且，在這種驅(qū)動(dòng)方法的情況下，對于將體電位復(fù)位脈沖提供給MOS晶體管N1和N2的柵極的時(shí)間段，除了源極電位為0V以外，將漏極電壓也設(shè)置為0V。因此，即使在將體電位復(fù)位脈沖提供給柵極從而導(dǎo)通MOS晶體管時(shí)，也沒有電流在漏極和源極之間流動(dòng)。因此，還具有使得由體電位復(fù)位操作引起的電流較小的效果。
而且，在這種驅(qū)動(dòng)方法的情況下，對于將體電位復(fù)位脈沖提供給MOS晶體管N1和N2的柵極的時(shí)間段，除了源極電位為0V以外，將漏極電壓也設(shè)置為0V。因此，可以從源極和漏極容易地提供消除累積在體中的正空穴所需的電子，從而能夠有效降低體電位。
在本發(fā)明中，即使不使用傳統(tǒng)上必需的體觸點(diǎn)，也能夠穩(wěn)定體電位，從而改善作為滯后效應(yīng)的結(jié)果的不利影響。即，由于不需要體觸點(diǎn)，不需要開發(fā)新器件或新處理。因此，還具有開發(fā)成本非常低的效果。這里，本發(fā)明在使用體觸點(diǎn)的電路中也是有效的，可以獲得令人滿意的結(jié)果。
如上所述，本發(fā)明人已經(jīng)發(fā)現(xiàn)在通過傳統(tǒng)驅(qū)動(dòng)方法驅(qū)動(dòng)鎖存電路或鎖存型讀出放大器電路時(shí)不穩(wěn)定區(qū)域的寬度較寬的原因是因?yàn)橛糜诜糯螃的MOS晶體管N1和N2的特性根據(jù)放大操作前的滯后現(xiàn)象發(fā)生改變。并且，這是由于MOS晶體管N1和N2是具有浮置體的結(jié)構(gòu)的事實(shí)所引起的。
因此，充分考慮到在放大ΔV之前，復(fù)位MOS晶體管N1和N2的體電位，從而使滯后現(xiàn)象不再對用于放大ΔV的MOS晶體管N1和N2造成影響。即，通過在放大ΔV之前，復(fù)位MOS晶體管N1和N2的體電位，從而使滯后現(xiàn)象不再對用于放大ΔV的MOS晶體管N1和N2造成影響，能夠獲得本發(fā)明的效果。
接下來，將描述用于復(fù)位體電位的方法。圖20A示出了具有浮置體的增強(qiáng)模式PD(部分耗盡)MOS晶體管的模型。這里，例如，將給出對n溝道MOS晶體管的描述。在n溝道MOS晶體管的情況下，源極和漏極由摻雜有高濃度施主雜質(zhì)的n型半導(dǎo)體(N+)形成，而位于形成了溝道的部分處的半導(dǎo)體由p型半導(dǎo)體(P-)形成。而且，如圖20A所示，在將0V施加到柵極(G)、漏極(D)和源極(S)上時(shí)，部分p型晶體管(P-)耗盡，形成耗盡層，而剩余區(qū)域變?yōu)轶w(P-中性區(qū)域)。
所述體和源極以及所述體和漏極形成pn結(jié)。在圖20A中，將pn結(jié)表示為二極管。
此外，示出了柵極和體之間的電容CGB。但是，由于在以下的描述中未用到，并未示出體和源極之間的電容以及體和漏極之間的電容。
圖20B示意性地示出了兩個(gè)MOS晶體管的體電位VBS的時(shí)間變化和施加在柵極和源極之間的電壓VGS的時(shí)間變化。這里，兩個(gè)MOS晶體管的VBS之一以實(shí)線表示，而另一個(gè)VBS以虛線表示。在圖20B中，(1)和(2)示出了體電位不一致的狀態(tài)。
這里，當(dāng)在將源極電位設(shè)置為0V的同時(shí)，將上升階梯波形電壓提供給柵極時(shí)，由于通過柵極和體之間的電容CGB的靜電感應(yīng)耦合，體電位上升。當(dāng)體電位達(dá)到“熱平衡體電位”+“pn結(jié)的φbi(內(nèi)建電位)”或更高時(shí)，由于歸因于體和源極之間的pn結(jié)的二極管達(dá)到提供了無勢壘正向偏置的狀態(tài)，兩個(gè)MOS晶體管的體電位快速向“熱平衡體電位”+“pn結(jié)的φbi(內(nèi)建電位)”收斂，結(jié)果兩個(gè)體帶你為達(dá)到幾乎一致的狀態(tài)。之后，當(dāng)柵極電壓降低到0V時(shí)，體電位由于通過CGB的靜電感應(yīng)耦合而下降，體電位一致，如(1)’和(2)’所示。
即，由于將階梯波形電壓施加在具有浮置體的MOS晶體管的柵極和源極之間，體電位被復(fù)位。這是本發(fā)明所獲得的效果的原因之一。
此外，在本實(shí)施例的情況下，由于MOS晶體管是多晶硅TFT，且所述體的半導(dǎo)體不是單晶體，而是具有晶粒邊界的所謂多晶體，實(shí)際上如稍后所述，只通過簡單地提升體電位而得到的體和源極之間的正向偏置，不能獲得任何效果。為了獲得效果，重要的是在提供體電位復(fù)位脈沖時(shí)，VGS變得不小于此MOS晶體管的閾值電壓，這同樣可以從如圖19所示的本發(fā)明的實(shí)驗(yàn)結(jié)果中看到。
這里，將描述單晶體情況和多晶體情況之間存在機(jī)制上的差別的原因。
首先，如前所示，在形成溝道的半導(dǎo)體是單晶體的情況下，由于載流子密度根據(jù)摻雜在半導(dǎo)體中的雜質(zhì)(摻雜劑)的數(shù)量而增加，費(fèi)米能級接近能帶邊緣(在p型硅的情況下，費(fèi)米能級接近價(jià)帶)，而且有助于導(dǎo)電的載流子(在p型硅的情況下為正空穴)存在。因此，在使用單晶硅的PD(部分耗盡)-SOI MOS晶體管的體中存在有助于導(dǎo)電的載流子。
但是，在多晶體的情況下，由于(1)正空穴和電子被晶粒邊界所捕獲，而且(2)結(jié)構(gòu)自由度較大的部分主要存在于晶粒邊界部分中，即使在摻雜化合價(jià)不同的雜質(zhì)時(shí)，仍然滿足化合價(jià)要求，并且不提供電子和正空穴，因此并未提高載流子密度。此外，勢壘存在于晶粒邊界部分中。由于這些原因，在多晶硅TFT的體部分中存在很少有助于導(dǎo)電的載流子。
因此，盡管可以認(rèn)為在單晶體的情況下，能夠通過偏置體和源極從而使其處于正向，提取出由于浮置體效應(yīng)而累積的載流子(在n溝道MOS晶體管的情況下為正空穴)，但在多晶體的情況下，難以提取出這種載流子。
圖21A和圖21B示出了取n溝道MOS晶體管中沿正向偏置體和源極的情況作為示例的體-源極能帶圖。這里，附圖中的電容表示除了體和源極之間的結(jié)電容之外的其他電容(體-漏極電容等)。
圖21A示出了單晶體的情況，其中在體部分中存在由于浮置體效應(yīng)而累積并有助于導(dǎo)電的正空穴，以及通過正向偏置，結(jié)附近的正空穴向源極擴(kuò)散，并且遠(yuǎn)離結(jié)的部分中的正空穴也向源極擴(kuò)散和漂移。此外，類似于源極的電子，結(jié)附近的電子向體擴(kuò)散，并且遠(yuǎn)離結(jié)的部分中的電子也向體擴(kuò)散和漂移。
在結(jié)附近，電子和正空穴重新結(jié)合，并且通過這些操作，提取出累積在體部分中的正空穴。即，在單晶體的情況下，由于存在于體中的正空穴能夠容易地沿橫向(在圖20B中，從體向源極的方向)漂移和擴(kuò)散，能夠提取出累積在體部分中的正空穴。
圖21B示出了多晶體的情況。盡管由于浮置體效應(yīng)，正空穴已經(jīng)累積在體部分中，但由于其受到晶粒邊界部分中的勢壘的阻礙或捕獲，如圖21B所示，這些正空穴幾乎不能對導(dǎo)電做出貢獻(xiàn)。盡管結(jié)附近的源極電子向體擴(kuò)散，由于沒有正空穴與之重新結(jié)合，其只是導(dǎo)致結(jié)部分的勢壘的增高，不能允許電流流動(dòng)。即，不能提取出所累積的正空穴。
此外，此模型表明累積了比單晶體情況下更多的正空穴，而且不能提取出所累積的正空穴。
例如，在將電壓VGS＝0V且VDS＝VDD1提供給n溝道MOS晶體管時(shí)，如圖13B所示，結(jié)漏電流從漏極流向體。當(dāng)體電位達(dá)到“熱平衡體電位”+“pn結(jié)的φbi(內(nèi)建電位)”或更高時(shí)，在單晶體的情況下，正空穴流過體，并被快速釋放到源極，而在多晶體的情況下，正空穴受到晶粒邊界部分中的勢壘的阻礙，只是形成晶粒邊界之間的電位差，并且正空穴不容易被釋放到源極。
即，在多晶體的情況下，存在于體中的正空穴不容易沿橫向(圖20中，從體向源極的方向)漂移和擴(kuò)散。因此，在這種情況下，于本發(fā)明中一樣，在不存在通過在柵極和源極之間施加階梯波形電壓來復(fù)位體電位的操作的情況下，比單晶體情況下更多的正空穴累積在體中，閾值電壓被改變，并且由于浮置體引起的滯后效應(yīng)等更為嚴(yán)重。
另一方面，當(dāng)在MOS晶體管的柵極和源極之間重復(fù)地施加不小于閾值電壓的脈沖波形電壓時(shí)，根據(jù)圖10所示的結(jié)果，可以認(rèn)為閾值電壓上升(即體電位下降)，并且如上所述，如果硅層是有限的，則耗盡層在特定點(diǎn)達(dá)到硅層的下端，并且閾值電壓不再增加。
即，在將不小于閾值電壓的脈沖波形電壓重復(fù)地施加在MOS晶體管的柵極和源極之間時(shí)，將產(chǎn)生與所謂的完全耗盡SOI相同的狀態(tài)，此時(shí)，MOS晶體管的閾值電壓飽和在特定的惟一數(shù)值，并且閾值電壓不會(huì)變得大于該數(shù)值。
因此，在利用MOS晶體管進(jìn)行放大操作之前，通過在MOS晶體管的柵極和源極之間施加不小于閾值電壓的脈沖波形電壓，可以使閾值電壓飽和在特定的惟一數(shù)值，因此能夠固定開始放大操作時(shí)的閾值電壓。
此外，即使只進(jìn)行一次脈沖波形電壓的施加，也能降低體電位。即，能夠提取出累積在體中的正空穴。這歸功于在將不小于閾值電壓的電壓施加到MOS晶體管上時(shí)，通過溝道中的捕獲電子與正空穴重新結(jié)合來提取累積在體中的正空穴的機(jī)制。將參照附圖給出對這種機(jī)制的描述。
圖22示出了在通過將不小于閾值電壓的電壓施加到MOS晶體管中的VGS上來導(dǎo)通MOS晶體管的情況下、半導(dǎo)體表面附近、橫向的能帶圖。
通過施加電壓從而使柵極-源極電壓VGS變得不小于此MOS晶體管的閾值電壓，此MOS晶體管導(dǎo)通，以及通過源極快速提供的電子形成溝道。即，足夠數(shù)量的電子存在于柵極下方。即，足夠數(shù)量的電子存在于體上方。因此，產(chǎn)生了存在于晶粒邊界處的大量電子阱已經(jīng)捕獲了電子的狀態(tài)。
圖23A是在類似地將不小于閾值電壓的電壓施加到MOS晶體管中的VGS上從而導(dǎo)通MOS晶體管時(shí)、柵極電極周圍、垂直方向的能帶圖，示出了從柵極(G)到體的部分。如圖22的描述所述，這表明了在半導(dǎo)體表面附近、大量電子阱已經(jīng)捕獲了電子的狀態(tài)。
當(dāng)在這種狀態(tài)下使晶體管截止時(shí)，產(chǎn)生如圖23B所示的能帶圖。即，大量電子阱的能力變得高于費(fèi)米能級。因此，已經(jīng)被捕獲的電子與價(jià)帶中的正空穴重新結(jié)合。由此，從體中提取出已經(jīng)累積在所述體中的全部或一些正空穴。
通過重復(fù)圖23A和圖23B，重復(fù)前述(a)和(b)的操作，并且如果硅層是有限的，可以認(rèn)為從體中提取出大多數(shù)的正空穴，并且耗盡層在特定點(diǎn)達(dá)到硅層的下端，并且閾值電壓不再增加。
在正空穴移動(dòng)的方向上，圖23并未示出由于晶粒邊界所產(chǎn)生的勢壘。這是因?yàn)檎昭ㄒ苿?dòng)的方向是垂直方向，而且垂直方向上的移動(dòng)距離比橫向短得多，出現(xiàn)晶粒邊界的概率非常小。即，由于從體到形成了溝道的半導(dǎo)體表面的距離較短，在重新結(jié)合之前，載流子必須跨過的晶粒邊界較少或沒有。
此外，載流子必須移動(dòng)的距離也較短。此外，載流子移動(dòng)的橫截面積較大。由于這些原因，存在于所述體中的正空穴容易沿垂直方向移動(dòng)。結(jié)果，其能夠容易地與電子重新結(jié)合。即，在將不小于閾值電壓的電壓施加到柵極上時(shí)，通過垂直方向上的重新結(jié)合，提取出所累積的正空穴，并調(diào)節(jié)體電位。
即，在本發(fā)明中，由于將不小于MOS晶體管的閾值電壓的階梯波形電壓施加在柵極和源極之間，導(dǎo)通MOS晶體管，并且將電子從源極快速地提供到半導(dǎo)體表面。并且，即使在半導(dǎo)體是多晶體時(shí)，由于MOS晶體管導(dǎo)通，還將這些電子以充足的數(shù)量提供給遠(yuǎn)離源極結(jié)的地方。而且，由于在MOS晶體管截止時(shí)，該時(shí)刻捕獲的電子與體的正空穴重新結(jié)合，體電位被復(fù)位，從而能夠獲得本發(fā)明的效果。
這樣，作為本發(fā)明所獲得的效果的原因，除了前述“由于將階梯波形電壓施加在具有浮置體的MOS晶體管的柵極和源極之間，體電位被復(fù)位”的原因之外，還包括“存在于體中的正空穴沿垂直方向(在圖20中，從體向柵極的方向)漂移和擴(kuò)散并重新結(jié)合”的原因。
如上所述，在本實(shí)施例中，由于所述體不是單晶體而是多晶體，只通過簡單地提升體電位而正向偏置體和源極，實(shí)質(zhì)上不能獲得任何效果。但是，如本實(shí)施例中這樣，通過將不小于MOS晶體管的閾值電壓的階梯波形電壓(稱為復(fù)位脈沖或體電位復(fù)位脈沖)施加在柵極和源極之間，可以獲得成效。
另一方面，在體是單晶體的情況下，曾經(jīng)認(rèn)為通過簡單地提升體電位(降低源極相對于體的電位)在體和源極之間施加正向偏置是有效的，而并未在意柵極電極的存在。這些內(nèi)容可以參見以下的現(xiàn)有技術(shù)現(xiàn)有技術(shù)8(日本公開未審專利申請No.H10-172279)、現(xiàn)有技術(shù)9(日本公開未審專利申請No.H09-246483)、現(xiàn)有技術(shù)10(SigekiTOMISHIMA等人，“A Long Data Retention SOI-DRAM with the BodyRefresh Function”，Symposium on VLSI Circuits Digest ofTechnical Papers，1996年，第198頁)和現(xiàn)有技術(shù)11(日本公開未審專利申請No.H09-321259)。
現(xiàn)有技術(shù)8到10公開了針對減少DRAM的存儲(chǔ)單元中的開關(guān)晶體管的保持時(shí)間時(shí)的漏電流的目的而設(shè)計(jì)的驅(qū)動(dòng)方法，其中在存儲(chǔ)單元中的電容器保持電荷時(shí)，降低源極電位，以提供體和源極之間的正向偏置，從而提取出累積在體中的電荷。曾經(jīng)報(bào)道過由于降低了體電位，從而使閾值電壓上升，減少了泄漏。但是，由于將作為目標(biāo)的晶體管在此操作器件保持截止，所述驅(qū)動(dòng)方法不同于本發(fā)明，在本發(fā)明中，將不小于閾值電壓的電壓施加在柵極和源極之間，而設(shè)置了導(dǎo)通狀態(tài)。
此外，由本發(fā)明可知，即使在晶體管保持截止的狀態(tài)下，沿正向偏置體和源極，在所述體是多晶或非晶物質(zhì)的情況下，仍然不能獲得本發(fā)明的效果。
此外，現(xiàn)有技術(shù)11描述了一種針對降低邏輯電路處于空穴狀態(tài)時(shí)的漏電流的目的而設(shè)計(jì)的驅(qū)動(dòng)方法，其中降低源極電位，以提供體和源極之間的正向偏置，從而提取出累積在體中的電荷。曾經(jīng)報(bào)道過由于降低了體電位，從而使閾值電壓上升，減少了泄漏。在專利文獻(xiàn)5中，類似于專利文獻(xiàn)3和4以及非專利文獻(xiàn)5，由于將作為目標(biāo)的晶體管在此操作器件保持截止，所述驅(qū)動(dòng)方法不同于本發(fā)明，在本發(fā)明中，將不小于閾值電壓的電壓施加在柵極和源極之間，而設(shè)置了導(dǎo)通狀態(tài)，而且由本發(fā)明可知，在所述體是多晶或非晶物質(zhì)的情況下，不能獲得本發(fā)明的效果。
這里，盡管在本實(shí)施例中示出了體電位復(fù)位脈沖數(shù)是每個(gè)MOS晶體管一次的示例，脈沖數(shù)可以是兩次或更多，并且在這種情況下，可以獲得類似的效果。
此外，盡管上面描述了將階梯波形施加在MOS晶體管的柵極和源極之間以復(fù)位MOS晶體管特性的動(dòng)態(tài)波動(dòng)的示例，在施加指數(shù)波形、正弦波形或脈沖波形的情況下，也能獲得類似的效果。通過施加指數(shù)波形或正弦波形來代替階梯波形，能夠減少由此波形所產(chǎn)生的噪聲數(shù)量和帶寬。
此外，在采用如提供體電位復(fù)位脈沖以復(fù)位MOS晶體管特性上的動(dòng)態(tài)波動(dòng)等對策的同時(shí)，可以利用器件配置上的對策。例如，甚至在將體電位復(fù)位脈沖提供給具有體觸點(diǎn)的TFT的驅(qū)動(dòng)方法的情況下，也能獲得成效。圖24A到24C是每一個(gè)均具有體觸點(diǎn)(8500)的TFT的平面圖。圖24A示出了將p+區(qū)域設(shè)置在具有設(shè)置在硅層(8501)上的柵極電極(8502)的MOS晶體管的、由n+擴(kuò)散層形成的源極區(qū)域(8503)中的示例，其中將與源極區(qū)域(8503)相同或更低的電壓提供給p+，能夠提取出累積在體中的電荷，從而能夠獲得抑制滯后效應(yīng)的效果。在圖24B和24C中，將由p+區(qū)域形成的體觸點(diǎn)(8502)設(shè)置在每個(gè)均具有T形形狀的柵極電極(8502)附近，并通過將不大于源極電壓的電壓施加到p+區(qū)域上，能夠提取出累積在體中的電荷，從而能夠獲得抑制滯后效應(yīng)的效果。
此外，通過在TFT上設(shè)置背柵極并將適當(dāng)?shù)碾妷禾峁┙o背柵極以擴(kuò)展所述體的耗盡層，能夠減少累積在所述體中的電荷，并可以通過應(yīng)用如將體電位復(fù)位脈沖提供給TFT等驅(qū)動(dòng)來減小滯后效應(yīng)。
圖25是示出了具有背柵極(280)的MOS晶體管(TFT)的截面圖。此半導(dǎo)體器件包括用于將入射光轉(zhuǎn)換為電信號(hào)的光電二極管區(qū)域P、用于對此光電二極管進(jìn)行充電的開關(guān)區(qū)域S、和用于對此開關(guān)進(jìn)行通/斷控制的掃描電路(201)。例如，玻璃襯底(220)的厚度為1.1mm。為了防止來自此玻璃襯底(220)的污染且使其平整，通過CVD(化學(xué)氣相沉積)方法形成厚度約為300埃的氧化硅膜(221)。
在此氧化硅層(221)上，在等價(jià)于形成掃描電路(201)的區(qū)域和形成開關(guān)晶體管(223)的區(qū)域的位置，形成第一背柵極280，并在開關(guān)區(qū)域S形成光屏蔽膜310。此背柵極280最好是具有高熔點(diǎn)的倒替，以便承受背柵極形成之后的處理溫度，并例如通過濺射膜厚度為1800埃的WSi和光刻方法來形成。
接下來，按照覆蓋整個(gè)器件的方式，形成厚度為例如10000埃的氧化硅層281。由于寄生在電路中的電容由此氧化硅膜281的厚度確定，最好根據(jù)此電路所需的操作速度和功耗來調(diào)整膜厚度。
在氧化硅膜281上，例如，通過CVD方法形成厚度為500到1000埃的多晶硅薄膜340，并通過光刻步驟，按照晶體管形式，形成圖案。在此多晶硅薄膜340上，形成厚度為100到1000埃的柵極氧化膜341?？梢酝ㄟ^CVD方法形成非晶硅、然后通過激光退火方法使此膜重新結(jié)晶，以較低的溫度形成多晶硅薄膜340。
接下來，作為柵極電極224，以1000到3000埃數(shù)量級的厚度形成多晶硅或金屬膜與硅化物的疊壓結(jié)構(gòu)膜，并類似地形成圖案。
在這種條件下，執(zhí)行用于形成薄膜晶體管的源極和漏極區(qū)域的離子摻雜。此時(shí)，對于n型，以預(yù)定的劑量摻雜磷(P)離子，對于p型，以預(yù)定的劑量摻雜硼(B)離子。
按照這種方式，形成了使用多晶硅作為有源層的薄膜晶體管223。在離子摻雜之后，為了便于獲得背柵極280與稍后要形成的鋁配線290和291之間的接觸，通過刻蝕，局部去除計(jì)劃要形成接觸孔292的部分周圍、用于絕緣的氧化硅膜281。
之后，按照覆蓋整個(gè)表面的方式，通過CVD方法形成氧化硅膜，作為第一層間膜225，厚度為2000到5000埃。在此第一層間膜225上，以例如鉻等金屬形成光電二極管部分的下電極342。
在下電極342上，按照從底部開始i層和p層的次序，通過CVD方法形成非晶硅層343，厚度約為8000埃。在非晶硅層343上，形成厚度為1000埃的、作為透明電極345的ITO層，并依次形成厚度為500到2000埃的勢壘金屬層(如硅化鎢等)電極346。通過光刻步驟，按照光電二極管的形式形成勢壘金屬層、ITO層和非晶硅層。
在這些層上，通過CVD方法，形成氮化硅膜282，膜厚度為2000到5000埃的量級。
然后，去除薄膜晶體管區(qū)域和應(yīng)當(dāng)形成光電二極管的上電極346的接觸孔、光電二極管的下電極342的接觸孔和與背柵極280之間的接觸孔周圍部分中的第二層間膜282。
此外，去除位于TFT的源極和漏極部分、柵極電極部分和與背柵極280之間的接觸孔292部分的第一層間膜225。為了降低第一背柵極280的電阻，鋁配線290和291通過大量接觸孔292與第一背柵極280相連，并且在這些鋁配線的兩側(cè)，設(shè)置焊盤。鋁配線290和291由如Al等金屬形成，膜厚度為5000到10000埃，并將其刻蝕為所需的配線形式。
由氮化硅膜或聚酰亞胺膜形成鈍化膜227，并通過刻蝕，將位于焊盤部分的鈍化膜227去除。這里，在接觸孔292之間，形成大量晶體管223。
當(dāng)體電位復(fù)位脈沖對策不與器件對策同時(shí)使用時(shí)，即，即使只通過器件對策，也能在某種程度上抑制滯后效應(yīng)。就此而論，在如問題是滯后效應(yīng)的其他實(shí)施例所示的情況下，也能獲得成效。
在本實(shí)施例中，盡管已經(jīng)對作為組成電路的MOS晶體管的多晶硅TFT進(jìn)行了描述，通過非晶硅TFT和MOS晶體管，也可以獲得類似的效果，如利用處于多晶硅和非晶硅之間的中間狀態(tài)的微晶硅作為溝道的MOS晶體管以及利用晶體硅作為溝道的SOI MOS晶體管等，只要這些晶體管是具有浮置體的MOS晶體管。
在本實(shí)施例中，盡管已經(jīng)對作為組成電路的MOS晶體管的頂柵極MOS晶體管進(jìn)行了描述，通過底柵極MOS晶體管，也可以獲得類似的效果。
第二實(shí)施例盡管在第一實(shí)施例中已經(jīng)示出了MOS晶體管的VDS為0且在施加體電位復(fù)位脈沖時(shí)沒有電流流動(dòng)的示例，在本發(fā)明第二實(shí)施例中使用與第一實(shí)施例中相同的電路(如圖11所示的電路)，并執(zhí)行與圖16不同的驅(qū)動(dòng)。
圖26是示出了用于驅(qū)動(dòng)本發(fā)明的鎖存電路的方法的流程圖。其與圖16的不同之處在于在施加體電位復(fù)位脈沖的時(shí)間段中，將(VDD1-Vt)V提供給節(jié)點(diǎn)K，從而使漏極電流流入正在向其輸入體電位復(fù)位脈沖的MOS晶體管。
這里，盡管已經(jīng)描述了提供給節(jié)點(diǎn)K的(VDD1-Vt)V，其也是便于在實(shí)驗(yàn)中使用圖17的電路而設(shè)置的電壓，因此，簡單地施加VDD1實(shí)質(zhì)上是相同的。
如下驅(qū)動(dòng)鎖存電路在第一時(shí)間段(有效時(shí)間段)(5001)中，利用MOS晶體管(4901a和4901b)的電特性，輸出除鎖存電路以外的其他未示出電路所需的信號(hào)，以及在第二時(shí)間段(空閑時(shí)間段)(5002)中，將不小于MOS晶體管的閾值電壓的階梯波形脈沖(5003a和5003b)施加在MOS晶體管(4901a和4901b)的柵極和源極之間預(yù)定次數(shù)。
接下來，將參照圖26詳細(xì)描述所述驅(qū)動(dòng)方法。
首先，如圖26的(a)所示，在將(VDD1-Vt)(伏特)提供給多晶硅TFT N1(4901a)和多晶硅TFT N2(4901b)的節(jié)點(diǎn)K且將0V提供給節(jié)點(diǎn)ODD時(shí)，將電壓高于TFT N1的閾值電壓的脈沖(5003a)提供給節(jié)點(diǎn)EVN。
隨后，如圖26的(b)所示，在將(VDD1-Vt)提供給晶體管N1和N2的節(jié)點(diǎn)K且將0V提供給節(jié)點(diǎn)EVN時(shí)，將電壓高于TFT N2的閾值電壓的脈沖(5003b)提供給節(jié)點(diǎn)ODD。
接下來，如圖26的(c)所示，將電位差ΔV提供給節(jié)點(diǎn)EVN和ODD(時(shí)間段5401)，并由電容C1和C2保持。即，在電容中對其進(jìn)行采樣，并使節(jié)點(diǎn)EVN和ODD處于浮置狀態(tài)。這里，類似于第一實(shí)施例，作為要向其提供ΔV的電壓，將(VDD1)/2提供給節(jié)點(diǎn)ODD，將(VDD1)/2+ΔV提供給節(jié)點(diǎn)EVN。
此外，在這種情況下，使晶體管N1和N2之間的公共源極處于浮置狀態(tài)或向其提供足夠高但并未達(dá)到導(dǎo)通晶體管N1和N2的程度的電壓(在此圖中，將其設(shè)置為(VDD1)/2-(VDD1)/2+ΔV)。
接下來，如圖26的(d)所示，通過將N1和N2之間的公共源極降低到0V，通過TFT N1和N2之間的導(dǎo)電性差異來放大圖26的(c)中所給出的電位差，并達(dá)到已經(jīng)將在圖26的(c)中向其提供了較低電位的節(jié)點(diǎn)降低到0V，而幾乎不降低較高節(jié)點(diǎn)電位(處于{(VDD1)/2-β}，β已經(jīng)在圖6中進(jìn)行了描述)的狀態(tài)，從而完成放大和鎖存操作。
然后，當(dāng)接著執(zhí)行放大和鎖存操作時(shí)，再次重復(fù)圖26A中的相同操作。
通過在執(zhí)行放大和鎖存操作之前，向TFT N1和N2的柵極電極提供用于使其VGS超過閾值電壓的脈沖(被稱為體電位復(fù)位脈沖)，能夠校正由于操作歷史而引起的TFT N1和N2之間的特性不均衡。因此，即使在提供給鎖存電路的ΔV較小時(shí)，也能夠放大ΔV，不會(huì)發(fā)生誤操作，允許正常的鎖存操作。
接下來，將根據(jù)實(shí)驗(yàn)結(jié)果，對本發(fā)明在本實(shí)施例中的效果進(jìn)行描述。
作為用于評估鎖存型讀出放大器的實(shí)驗(yàn)電路，使用第一實(shí)施例中所示的圖17。由于已經(jīng)在第一實(shí)施例中對此實(shí)驗(yàn)電路進(jìn)行了描述，將省略對其的重復(fù)描述。
接下來，將參照圖27來描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。
(時(shí)間段A)開關(guān)SW3和SW4接通，SE1為高電平，SAN為高電平(VDD1)，A/B為高電平，D0和D1與脈沖電壓發(fā)生器Vrst2和Vrst1相連，從而從Vrst2輸出脈沖電壓值為Vrst的脈沖。此時(shí)，由于Vrst1輸出0V，且將(VDD1-Vt)V(這里，Vt是TFT N3的閾值電壓)施加到節(jié)點(diǎn)K上，TFT N1的源極在節(jié)點(diǎn)ODD側(cè)。由此，將脈沖電壓值為Vrst的脈沖施加在晶體管N1的柵極和源極之間。于是，漏極電流從節(jié)點(diǎn)K通過晶體管N1流向節(jié)點(diǎn)ODD。此外，由于此時(shí)Vrst1為0V，TFT N2保持截止。
(時(shí)間段C)開關(guān)SW3和SW4接通，SE1為高電平，SAN為高電平(VDD1)，A/B為高電平，D0和D1與脈沖電壓發(fā)生器Vrst2和Vrst1相連，從而從Vrst2輸出脈沖電壓值為Vrst的脈沖。此時(shí)，由于Vrst2輸出0V，且將電壓(VDD1-Vt)V(這里，Vt是TFT N3的閾值電壓)施加到節(jié)點(diǎn)K上，TFT N2的源極在節(jié)點(diǎn)EVN側(cè)。由此，將脈沖電壓值為Vrst的脈沖施加在晶體管N2的柵極和源極之間。于是，漏極電流從節(jié)點(diǎn)K通過晶體管N2流向節(jié)點(diǎn)EVN。此外，由于此時(shí)Vrst2為0V，TFTN1保持截止。
(時(shí)間段G)開關(guān)SW3和SW4接通，SE1為低，以及A/B為低電平，D0與可變電壓源VEVN相連，以及D1與固定電壓源VODD相連。將VODD設(shè)置為(VDD1)/2，以及將VEVN設(shè)置為(VDD1)/2+ΔV，由此將電位差ΔV提供給讀出放大器。之后，通過斷開開關(guān)SW3和SW4，分別在C2和C1中對這些電壓進(jìn)行采樣。
(時(shí)間段J)開關(guān)SW3和SW4斷開，SE1為高電平，且SAN為低電平，節(jié)點(diǎn)K的N1和N2的源極電位降低到0V。
然后，再次重復(fù)時(shí)間段A中的操作。
監(jiān)視節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN的電壓允許找出讀出放大器敏感度在何電壓或更大(即ΔV的絕對值)，輸出穩(wěn)定。
類似于第一實(shí)施例，利用脈沖電壓值Vrst作為參數(shù)來測量穩(wěn)定輸出的最小必需正值ΔV和負(fù)值ΔV，由此確定不穩(wěn)定區(qū)域。結(jié)果，獲得與第一實(shí)施例中所獲得的圖19中的那些效果相同的效果。
也就是說，盡管在脈沖電壓低時(shí)不穩(wěn)定區(qū)域大，存在的趨勢是不穩(wěn)定區(qū)域與體電位復(fù)位脈沖電壓中的上升成比例地變小。尤其是，當(dāng)脈沖電壓上升到晶體管N1和N2的閾值電壓以上時(shí)，提供了減小不穩(wěn)定區(qū)域的效果。
例如，當(dāng)類似于圖19、復(fù)位脈沖是V10時(shí)的不穩(wěn)定區(qū)域的寬度相對于如圖12所示的傳統(tǒng)驅(qū)動(dòng)方法情況下的(V8-V9)變?yōu)?/24或更小。即，因?yàn)榕c第一實(shí)施例相同的原因，在本實(shí)施例中也可以獲得類似的效果。
第三實(shí)施例在本實(shí)施例中，將給出對將第一實(shí)施例的驅(qū)動(dòng)方法應(yīng)用于其上的鎖存型讀出放大器電路的具體示例的描述。
本發(fā)明的讀出放大器電路的電路圖如圖28A所示。晶體管N1(4901a)和晶體管N2(4901b)是n溝道多晶硅TFT，以及晶體管N3是用于根據(jù)信號(hào)SE3、接通和斷開晶體管N1和N2的源極(節(jié)點(diǎn)K)與SAN電極之間的部分的n溝道多晶硅TFT。SAN節(jié)點(diǎn)與VSS相連(例如，0V)。
符號(hào)節(jié)點(diǎn)A用于晶體管N1的漏極，以及符號(hào)節(jié)點(diǎn)B用于晶體管N2的漏極。位線ODD(5301a)通過開關(guān)M03(4905a)與節(jié)點(diǎn)A相連，開關(guān)M03(4905a)的通/斷由PAS控制。此外，位線EVN(5301b)通過傳輸控制部分(即，開關(guān)M04)(4905b)與節(jié)點(diǎn)B相連，傳輸控制部分的通/斷由PAS控制。
此外，來自定時(shí)反轉(zhuǎn)器CINV1(4904a)的輸出與節(jié)點(diǎn)A相連，以及來自定時(shí)反轉(zhuǎn)器CINV2(4904b)的輸出與節(jié)點(diǎn)B相連。例如，定時(shí)反轉(zhuǎn)器的結(jié)構(gòu)如圖28(b)所示，并在時(shí)鐘φ處于高電平且時(shí)鐘Xφ為低電平時(shí)，作為反轉(zhuǎn)器進(jìn)行操作，從而當(dāng)輸入IN處于低電平時(shí)，將高電平VRST電壓輸出到OUT，而當(dāng)輸入IN處于高電平時(shí)，將VSS輸出到OUT。在時(shí)鐘φ處于低電平且時(shí)鐘Xφ為高電平時(shí)，OUT具有高阻抗。實(shí)際上，如圖28(a)所示，ACT與等價(jià)于圖28(b)中的φ的定時(shí)反轉(zhuǎn)器CINV1和CINV2的節(jié)點(diǎn)相連，AIN與CINV1的輸入相連，以及BIN與CINV2的節(jié)點(diǎn)相連。
如下驅(qū)動(dòng)由晶體管N1、N2和N3組成的鎖存電路在第一時(shí)間段(有效時(shí)間段)(5001)中，利用MOS晶體管(4901a和4901b)的電特性，輸出除鎖存電路以外的其他電路(位線和未示出的電路與之相連)所需的信號(hào)，以及在除了第一時(shí)間段以外的第二時(shí)間段(空閑時(shí)間段)(5002)中，將不小于MOS晶體管的閾值電壓的復(fù)位脈沖(5003a和5003b)(稱為復(fù)位脈沖或體電位復(fù)位脈沖)施加在MOS晶體管(4901a和4901b)的柵極和源極之間預(yù)定次數(shù)。
接下來，將參照圖29來描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。
(1)在時(shí)間段(1)中，SE3為高電平，以及AIN和BIN處于高電平。此外，PAS處于低電平，并且位線對與讀出放大器斷開。
(2)通過在定時(shí)(A)升高ACT，CINV1和CINV2開始根據(jù)其輸入AIN和BIN產(chǎn)生輸出，這里，根據(jù)其中的輸入(高電平)，輸出低電平。因此，節(jié)點(diǎn)K、A和B在時(shí)間段(2)中均變?yōu)?V。
(3)在時(shí)間段(3)中，通過將下降脈沖提供給BIN，將上升脈沖施加到節(jié)點(diǎn)B上。此時(shí)，脈沖的較低電壓是VSS，而較高電壓是VRST，并且已經(jīng)將此VRST設(shè)置為高于TFT N1和N2的閾值電壓的電壓。在此時(shí)間段(3)中，對于TFT N1，由于節(jié)點(diǎn)K是0V，施加使其VGS不小于閾值電壓的脈沖(5003a)，由此體電位被復(fù)位。
(4)在時(shí)間段(4)中，通過將下降脈沖提供給AIN，將上升脈沖施加到節(jié)點(diǎn)A上。此時(shí)，脈沖的較低電壓是VSS，而較高電壓是VRST，并且已經(jīng)將此VRST設(shè)置為高于TFT N1和N2的閾值電壓的電壓。在此時(shí)間段(4)中，對于TFT N2，由于節(jié)點(diǎn)K是0V，施加使其VGS不小于閾值電壓的脈沖(5003b)，由此體電位被復(fù)位。
(5)在時(shí)間段(5)中，SE3為低電平，ACT處于低電平，PAS處于低電平，并且使節(jié)點(diǎn)A、B和K均處于浮置狀態(tài)。
(6)通過在定時(shí)(B)升高PAS，提供了節(jié)點(diǎn)ODD和節(jié)點(diǎn)A之間以及節(jié)點(diǎn)EVN和節(jié)點(diǎn)B之間的連接，并通過位線對，將要放大的ODD和EVN之間大的電壓差ΔV提供給讀出放大器的節(jié)點(diǎn)A和B。
(7)通過在定時(shí)(C)將高電平提供給SE3，晶體管N3導(dǎo)通，并根據(jù)節(jié)點(diǎn)K向VSS的下降，放大ΔV。此外，由于M03和M04此時(shí)均接通，將讀出放大器所放大的電壓同時(shí)寫入位線對ODD(5301a)和EVN(5301b)。
(8)之后，在時(shí)刻(D)降低PAS，以斷開M03和M04，并且操作返回到(1)。
類似于第一實(shí)施例，利用脈沖電壓值Vrst作為參數(shù)來測量穩(wěn)定輸出的最小必需正值ΔV和負(fù)值ΔV，由此確定不穩(wěn)定區(qū)域。結(jié)果，獲得與第一實(shí)施例中所獲得的圖19中的那些效果相同的效果。獲得這些結(jié)果的原因與第一實(shí)施例中相同。
此外，在按照此第三實(shí)施例構(gòu)建和驅(qū)動(dòng)電路的情況下，在執(zhí)行體電位的復(fù)位操作時(shí)，由于通過傳輸控制部分(即，開關(guān)(4905a和4905b))斷開鎖存電路和位線，由體電位復(fù)位脈沖引起的噪聲(脈沖電壓)不會(huì)被傳輸?shù)轿痪€(5301a和5301b)上。即，通過最小化向其施加體電位復(fù)位脈沖的節(jié)點(diǎn)，減小了復(fù)位時(shí)的電流。
第四實(shí)施例圖30是根據(jù)本實(shí)施例的鎖存電路的電路圖。此鎖存電路包括其源極共同相連(節(jié)點(diǎn)K)的多晶硅TFT N1(4901a)和N2(4901b)。TFT N1的柵極通過開關(guān)S2(3501a)與晶體管N2的漏極(節(jié)點(diǎn)EVN)相連，并且還與電容C2相連。TFT N2的柵極通過開關(guān)S3(3501b)與晶體管N1的漏極相連，并且還與電容C1相連。此外，將開關(guān)S4(3501c)設(shè)置在TFT N1的漏極和柵極之間，以及將開關(guān)S5(3501d)設(shè)置在TFTN2的漏極和柵極之間。
接下來，將參照圖31所示的流程圖來描述本發(fā)明的驅(qū)動(dòng)方法。本發(fā)明的驅(qū)動(dòng)方法的特征在于在執(zhí)行鎖存操作之前的第二時(shí)間段(5002)中、在MOS晶體管(4901a和4901b)的柵極和源極之間、施加不小于這些MOS晶體管的閾值電壓的階梯波形電壓(5003a和5003b)。
此外，本發(fā)明的驅(qū)動(dòng)方法的特征在于在第二時(shí)間段(5002)中幾乎同時(shí)將體電位復(fù)位脈沖提供給MOS晶體管N1和N2。因此，本發(fā)明的鎖存電路的特征在于具有能夠幾乎同時(shí)將體電位復(fù)位脈沖提供給TFT N1和N2的結(jié)構(gòu)。
首先，如圖31的(a)所示，斷開開關(guān)S2和S3，接通開關(guān)S4和S5，將0V提供給晶體管N1和N2的源極。然后，將電壓高于TFT N2的閾值電壓的脈沖(從0V到Vrst的脈沖)(5003b)提供給節(jié)點(diǎn)EVN。由此，將高于晶體管N2的閾值電壓的脈沖電壓施加在TFT N2的柵極和源極之間，并復(fù)位TFT N2的體電位。而且，與此同時(shí)，將電壓高于TFT N1的閾值電壓的脈沖(從0V到Vrst的脈沖)(5003b)提供給節(jié)點(diǎn)ODD。由此，將高于晶體管N1的閾值電壓的脈沖電壓施加在TFT N1的柵極和源極之間，由此復(fù)位TFT N1的體電位。
接下來，如圖31的(b)所示，接通開關(guān)S2和S3，并斷開開關(guān)S4和S5。此外，將節(jié)點(diǎn)ODD設(shè)置為(VDD1)/2，同時(shí)將節(jié)點(diǎn)EVN設(shè)置為(VDD1)/2+ΔV，由此將電位差ΔV提供給節(jié)點(diǎn)EVN和ODD。此時(shí)，使晶體管N1和N2共同連接的源極(節(jié)點(diǎn)K)處于浮置狀態(tài)或向其提供足夠高但并未達(dá)到導(dǎo)通晶體管N1和N2的程度的電壓。在此附圖中，示出了處于浮置狀態(tài)的電壓值。這里，作為示例，將晶體管N1和N2的閾值電壓設(shè)置為Vt，并示出了其中ΔV為正的電壓值。
接下來，如圖31的(c)所示，通過將N1和N2之間的公共源極(節(jié)點(diǎn)K)降低到0V，開始放大操作，通過TFT N1和N2之間的導(dǎo)電性差異來放大圖31的(b)中所給出的電位差，并達(dá)到已經(jīng)將在圖31的(b)中向其提供了較低電位的節(jié)點(diǎn)降低到0V，而幾乎不降低較高節(jié)點(diǎn)電位(處于{(VDD1)/2-β})的鎖存狀態(tài)。β已經(jīng)在圖6中進(jìn)行了描述。
然后，當(dāng)接著執(zhí)行放大和鎖存操作時(shí)，再次重復(fù)圖31的(a)中的相同操作。
通過在執(zhí)行鎖存操作之前，向TFT N1和N2的柵極電極提供用于使其VGS超過閾值電壓的脈沖(被稱為體電位復(fù)位脈沖)，能夠校正由于操作歷史而引起的TFT N1和N2之間的特性不均衡。因此，即使在提供給鎖存電路的ΔV較小時(shí)，也能夠放大ΔV，不會(huì)發(fā)生誤操作，允許正常的鎖存操作。
通過使用本實(shí)施例的電路和驅(qū)動(dòng)方法，類似于第一實(shí)施例，可以獲得使鎖存電路的不穩(wěn)定區(qū)域的寬度變窄的效果。因此，由于與第一實(shí)施例中相同的原因，在本實(shí)施例中也能獲得相同的效果。
此外，通過使用本實(shí)施例的電路，由于在用于復(fù)位體電位的時(shí)間段中，釋放了鎖存電路的交叉連接，能夠同時(shí)復(fù)位兩個(gè)MOS晶體管N1和N2。由此，能夠縮短復(fù)位體電位所需的時(shí)間，此外，能夠?qū)崿F(xiàn)對此電路和利用此電路的系統(tǒng)的整體加速。
第五實(shí)施例圖32是示出了本發(fā)明用于驅(qū)動(dòng)鎖存電路的方法的第五實(shí)施例的流程圖。用于描述本實(shí)施例的鎖存電路是其中第一實(shí)施例中所描述的鎖存電路(圖16)由CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)組成的電路。
如圖32的(a)所示，此鎖存電路包括其源極共同相連(節(jié)點(diǎn)K)的n溝道多晶硅TFT N1(4901a)和N2(4901b)。TFT N1的柵極與晶體管N2的漏極(節(jié)點(diǎn)EVN)相連，并且還與電容C2相連。TFT N2的柵極與晶體管N1的漏極(節(jié)點(diǎn)ODD)相連，并且還與電容C1相連。
此外，p溝道TFT用于構(gòu)建互補(bǔ)電路，與節(jié)點(diǎn)EVN和ODD相連。即，包括其源極共同相連的p溝道多晶硅TFT P1和P2。TFT P1的柵極與晶體管P2的漏極相連，并且還與電容C2相連。TFT P2的柵極與晶體管P1的漏極相連，并且還與電容C1相連。
接下來，將詳細(xì)描述驅(qū)動(dòng)方法。本發(fā)明的驅(qū)動(dòng)方法的特征在于在執(zhí)行鎖存操作之前，將體電位復(fù)位脈沖(5003a和5003b)提供給TFTN1和N2。
圖32的(a)到(d)與第一實(shí)施例中的相同，并且通過執(zhí)行圖30的(d)，設(shè)置了類似于第一實(shí)施例的、已經(jīng)將在圖30的(b)中向其提供了較低電位的節(jié)點(diǎn)降低到0V而幾乎不降低較高節(jié)點(diǎn)電位(例如，處于{(VDD1)/2-β})的狀態(tài)，從而完成n溝道TFT的放大，并達(dá)到n溝道TFT所鎖存的狀態(tài)。這里，β等同于圖6中所描述的β。
但是，在從圖32的(a)到(d)的時(shí)間段中，使晶體管P1和P2的源極處于浮置狀態(tài)或向其提供足夠低但并未達(dá)到導(dǎo)通晶體管P1和P2的程度的電壓。
接下來，如圖32的(e)所示，作為將晶體管P1和P2的公共源極升高到如VDD1等的結(jié)果，通過TFT P1和P2之間的導(dǎo)電性差異來放大圖32的(d)中所鎖存的電位差，并將已經(jīng)在圖32的(d)中進(jìn)行了鎖存的較高電位升高到VDD1，而較低節(jié)點(diǎn)電位保持在0V。由此，完成了通過n溝道和p溝道TFT的放大和鎖存操作。
即，在本實(shí)施例中，根據(jù)圖32的(d)和(e)，通過n溝道和p溝道TFT來進(jìn)行放大和鎖存操作。然后，當(dāng)接著執(zhí)行放大和鎖存操作時(shí)，再次重復(fù)圖32的(a)中的相同操作。
接下來，將根據(jù)實(shí)驗(yàn)結(jié)果，對本實(shí)施例的效果進(jìn)行描述。
圖33是示出了用于評估鎖存型讀出放大器的實(shí)驗(yàn)電路的電路圖。由方框包圍的鎖存電路8000是由玻璃襯底上的多晶硅TFT組成的鎖存電路，同樣可用作存儲(chǔ)器電路的讀出放大器。晶體管N1和N2是n溝道多晶硅TFT，以及晶體管N3是用于接通和斷開晶體管N1和N2的源極與SAN節(jié)點(diǎn)(與地電極相連)之間的部分的n溝道多晶硅TFT。晶體管P1和P2是p溝道多晶硅TFT，以及晶體管P3是用于根據(jù)信號(hào)SE2、接通和斷開晶體管P1和P2的源極與SAP節(jié)點(diǎn)(與電源VDD相連(這里，將其電壓設(shè)置為VDD1))之間的部分的P溝道多晶硅TFT。
在存儲(chǔ)器電路中，節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN等價(jià)于位線對與之相連的節(jié)點(diǎn)，以及代替位線電容，連接電容C1和C2。選擇器開關(guān)(7000b)通過開關(guān)(SW4)與節(jié)點(diǎn)EVN相連。此選擇器開關(guān)由控制信號(hào)“A/B”控制，其中在“A”處于高電平的情況下，節(jié)點(diǎn)D0和SW2_A相連，而在“A”處于低電平的情況下，節(jié)點(diǎn)D0與可變電壓源VEVN相連。脈沖電壓發(fā)生器Vrst2與SW2_A接線端相連。
選擇器開關(guān)(7000a)通過開關(guān)(SW3)與節(jié)點(diǎn)ODD相連。此選擇器開關(guān)由控制信號(hào)“A/B”控制，其中在“A”處于高電平的情況下，節(jié)點(diǎn)D1和SW1_A相連，而在“A”處于低電平的情況下，節(jié)點(diǎn)D1與固定電壓源VODD相連。脈沖電壓發(fā)生器Vrst1與SW1_A接線端相連。
設(shè)置可變電壓源VEVN、固定電壓源VODD和開關(guān)(SW3和SW4)，用于將從存儲(chǔ)器單元原始讀出的ΔV提供給鎖存型讀出放大器電路。
接下來，將參照圖34來描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。
(時(shí)間段C)開關(guān)SW3和SW4接通，SE1為高電平，晶體管N3導(dǎo)通，以及SE2為高電平，晶體管P3截止，以及SAN為0V且SAP為VDD1，將0V提供給晶體管N1和N2的源極。另一方面，A/B為高電平，D0和D1與脈沖發(fā)生器相連，且將Vrst1和Vrst2都設(shè)置為0V。即，將0V提供給節(jié)點(diǎn)EVN和ODD。
(時(shí)間段D)從Vrst2輸出脈沖電壓值為Vrst的脈沖。由此，將脈沖電壓值為Vrst的脈沖施加在晶體管N1的柵極和源極之間。
(時(shí)間段F)從Vrst1輸出脈沖電壓值為Vrst的脈沖。由此，將脈沖電壓值為Vrst的脈沖施加在晶體管N2的柵極和源極之間。
(時(shí)間段J)SE1為低電平，晶體管N3截止，SE2為高電平，晶體管P3截止，以及開關(guān)SW3和SW4接通。另一方面，A/B為低電平，D0與VEVN相連，以及D1與VODD相連。將VODD的電壓設(shè)置為(VDD1)/2，以及將VEVN的電壓設(shè)置為(VDD1)/2+ΔV，由此將電位差ΔV提供給讀出放大器。之后，通過斷開開關(guān)SW3和SW4，分別在C2和C1中對這些電壓進(jìn)行采樣。
(時(shí)間段L)開關(guān)SW3和SW4斷開，且SE1為高，N1和N2的源極電位降低到0V。
(時(shí)間段M)SE1為高且SE2為低，晶體管P3導(dǎo)通，以及晶體管P1和P2的源極電位升高到VDD1。
(時(shí)間段N)在鎖存所需的時(shí)間之后，將SE1設(shè)置為低電平，以截止晶體管N3，然后將SE2設(shè)置為高電平，以截止晶體管P3，并且操作轉(zhuǎn)移到時(shí)間段A。
(時(shí)間段B)將SE1設(shè)置為高電平，以導(dǎo)通晶體管N3，并將0V提供給晶體管N1和N2的源極。此外，將A/B設(shè)置為高電平，以將D0和D1與脈沖發(fā)生器相連，并將Vrst1和Vrst2均設(shè)置為0V。
然后，再次重復(fù)時(shí)間段C中的操作。
監(jiān)視節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN的電壓允許找出讀出放大器敏感度在何電壓或更大(即ΔV的絕對值)，輸出穩(wěn)定。
利用脈沖電壓值Vrst作為參數(shù)來測量穩(wěn)定輸出的最小必需正值ΔV和負(fù)值ΔV。
實(shí)驗(yàn)結(jié)果如圖35所示。根據(jù)圖35，類似于圖19，盡管在體電位復(fù)位脈沖電壓較低時(shí)，不穩(wěn)定區(qū)域較大，但表現(xiàn)出不穩(wěn)定區(qū)域與體電位復(fù)位脈沖電壓的上升成正比地變小的趨勢。具體地，當(dāng)體電位復(fù)位脈沖電壓上升到晶體管N1和N2之間的閾值電壓以上時(shí)，效果顯著。
如圖12已經(jīng)示出(VDD＝VDD1的數(shù)據(jù))，在將傳統(tǒng)已知的一般驅(qū)動(dòng)方法應(yīng)用于本鎖存電路時(shí)的不穩(wěn)定區(qū)域是V2＜ΔV＜V1，并且不穩(wěn)定區(qū)域的寬度(V1-V2)與體電位復(fù)位脈沖電壓為0時(shí)一樣大。
另一方面，在圖35所示的曲線圖中，例如，當(dāng)復(fù)位脈沖是V10時(shí)的不穩(wěn)定區(qū)域的寬度相對于傳統(tǒng)驅(qū)動(dòng)方法情況下的(V1-V2)變?yōu)榇蠹s1/3，其中可以看到實(shí)質(zhì)上的減小。由此，可以理解，本實(shí)施例也提供了類似于上述實(shí)施例的效果。
即，通過將不小于MOS晶體管的閾值電壓的階梯波形電壓(5003a和5003b)(稱為復(fù)位脈沖或體電位復(fù)位脈沖)施加在MOS晶體管(4901a和4901b)的柵極和源極之間預(yù)定次數(shù)來進(jìn)行驅(qū)動(dòng)，減小了鎖存電路的不穩(wěn)定區(qū)域。
而且，在這種驅(qū)動(dòng)方法的情況下，類似于第一實(shí)施例，即使在將體電位復(fù)位脈沖提供給柵極從而導(dǎo)通MOS晶體管時(shí)，也沒有電流在漏極和源極之間流動(dòng)。因此，還具有使得由體電位復(fù)位操作引起的電流較小的效果。
而且，在這種驅(qū)動(dòng)方法的情況下，類似于第一實(shí)施例，對于將體電位復(fù)位脈沖提供給柵極的時(shí)間段，除了源極電位為0V以外，將漏極電壓也設(shè)置為0V。因此，可以從源極和漏極容易地提供消除累積在體中的正空穴所需的電子，從而能夠有效降低體電位。
因此，在本實(shí)施例中，由于與第一實(shí)施例中相同的原因，也可以獲得本發(fā)明的效果。本實(shí)施例的效果及其原因如下。
通過在由p溝道MOS晶體管組成的鎖存電路中執(zhí)行放大和鎖存操作之前，在由n溝道MOS晶體管組成的鎖存電路中執(zhí)行放大和鎖存操作，將ΔV放大為本示例中的大約{(VDD1)/2-β}。因此，當(dāng)接著在由p溝道MOS晶體管組成的鎖存電路中執(zhí)行放大和鎖存操作時(shí)，已經(jīng)在節(jié)點(diǎn)EVN和ODD之間提供了足夠的電壓差。因此，即使在未將體電位復(fù)位脈沖提供給p溝道MOS晶體管P1和P2時(shí)，也不會(huì)發(fā)生誤操作。
盡管在本實(shí)施例中示出了較早激活由n溝道MOS晶體管組成的鎖存電路部分的驅(qū)動(dòng)方法，但也可以較早激活由p溝道MOS晶體管組成的鎖存電路部分。在這種情況下，足以施加體電位復(fù)位驅(qū)動(dòng)，從而將VGS電壓施加到p溝道MOS晶體管P1和P2上，使p溝道MOS晶體管的柵極-源極電壓|VGS|變得不小于這些MOS晶體管的閾值電壓。
這里，在不應(yīng)用這種驅(qū)動(dòng)方法而較早激活由p溝道MOS晶體管組成的鎖存電路部分時(shí)，正如所預(yù)期的那樣，測量到較寬的不穩(wěn)定區(qū)域。
在本實(shí)施例中，盡管已經(jīng)對作為組成電路的MOS晶體管的多晶硅TFT進(jìn)行了描述，通過非晶硅TFT和MOS晶體管，也可以獲得類似的效果，如利用處于多晶硅和非晶硅之間的中間狀態(tài)的微晶硅作為溝道的MOS晶體管以及利用晶體硅作為溝道的SOI MOS晶體管等。
第六實(shí)施例圖36是示出了用于驅(qū)動(dòng)本發(fā)明第六實(shí)施例的鎖存電路的方法的流程圖。將所述鎖存電路設(shè)置為與第五實(shí)施例中所描述的圖32的(a)相同的電路，其中改變了驅(qū)動(dòng)方法。
本發(fā)明的驅(qū)動(dòng)方法的特征在于在執(zhí)行鎖存操作(5001)之前，幾乎同時(shí)(5002)將體電位復(fù)位脈沖提供給TFT N1和N2。
首先，如圖36的(a)所示(時(shí)間段5002)，在將0V施加到晶體管N1(4901a)和晶體管N2(4901b)的源極上，且將晶體管P1和P2的源極設(shè)置為浮置狀態(tài)或者足夠低但并未達(dá)到導(dǎo)通晶體管P1和P2的程度的電壓的同時(shí)，將電壓高于晶體管N1和N2的柵極電壓的脈沖(5003a和5003b)提供給節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD。
接下來，如圖36的(b)所示(時(shí)間段5401)，通過將節(jié)點(diǎn)ODD設(shè)置為(VDD1)/2，以及將節(jié)點(diǎn)EVN設(shè)置為(VDD1)/2+ΔV，將電位差ΔV提供給節(jié)點(diǎn)EVN和ODD，并在電容C1和C2中對各個(gè)節(jié)點(diǎn)的電壓進(jìn)行采樣。此時(shí)，使晶體管N1和N2的源極節(jié)點(diǎn)處于浮置狀態(tài)或向其提供足夠高但并未達(dá)到導(dǎo)通晶體管N1和N2的程度的電壓。類似地，使晶體管P1和P2的源極節(jié)點(diǎn)處于浮置狀態(tài)或向其提供足夠低高但并未達(dá)到導(dǎo)通晶體管P1和P2的程度的電壓。
接下來，如圖36的(c)所示，通過將N1和N2之間的公共源極降低到0V，通過TFT N1和N2之間的導(dǎo)電性差異來放大圖36的(b)中所給出的電位差，并在已經(jīng)將在圖36的(b)中向其提供了較低電位的節(jié)點(diǎn)降低到0V，而幾乎不降低較高節(jié)點(diǎn)電位(例如，處于{(VDD1)/2-β}的狀態(tài)下，完成n溝道TFT的放大，從而達(dá)到鎖存狀態(tài)。β已經(jīng)在圖6中進(jìn)行了描述。
接下來，如圖36的(d)所示，通過將晶體管P1和P2之間的公共源極升高到VDD1，通過TFT P1和P2之間的導(dǎo)電性差異來進(jìn)一步放大圖36的(c)中所鎖存的電位差，并在將已經(jīng)在圖34的(c)中進(jìn)行了鎖存的較高電位升高到VDD，而較低節(jié)點(diǎn)電位保持在0V的狀態(tài)下，完成通過n溝道和p溝道TFT的放大和鎖存操作。
由于在如圖36的(c)和(d)所示的這些時(shí)間段5001中已經(jīng)鎖存了信號(hào)，該時(shí)間段變?yōu)檎谳敵鲇行盘?hào)的時(shí)間段(有效時(shí)間段)(5001)。此信號(hào)被用在未示出的電路中。
然后，當(dāng)接著執(zhí)行放大和鎖存操作時(shí)，再次重復(fù)圖36的(a)中的相同操作。
通過在執(zhí)行鎖存操作之前，同時(shí)向TFT N1和N2的柵極電極提供用于使其VGS超過閾值電壓的脈沖(被稱為體電位復(fù)位脈沖)，能夠校正由于操作歷史而引起的TFT N1和N2之間的特性不均衡。因此，即使在提供給鎖存電路的ΔV較小時(shí)，也能夠放大ΔV，不會(huì)發(fā)生誤操作，允許正常的鎖存操作。
接下來，將根據(jù)實(shí)驗(yàn)結(jié)果，對本實(shí)施例的效果進(jìn)行描述。
圖37是用于評估鎖存型讀出放大器的實(shí)驗(yàn)電路。由玻璃襯底上的多晶硅TFT組成的鎖存電路與第五實(shí)施例中所使用的圖33的電路相同。其與圖33之間的區(qū)別在于SW2_A接線端和SW1_A接線端彼此相連，此外，還連接了可變電壓源Vrst(4904)。
接下來，將參照圖38來描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。
(時(shí)間段C)開關(guān)SW3和SW4接通，A/B為高電平，D0和D1與電壓源Vrst相連。此時(shí)，將電壓Vrst提供給節(jié)點(diǎn)ODD和EVN。另一方面，SE1為低電平，晶體管N3截止，以及SE2為高電平，晶體管P3截止，以及將SAN設(shè)置為0V且將SAP設(shè)置為VDD1。雖然向節(jié)點(diǎn)EVN和節(jié)點(diǎn)ODD施加了Vrst，但由于晶體管N3截止，比Vrst低晶體管N1和N2的閾值電壓的電壓出現(xiàn)在晶體管N1和N2的源極處。但是，這并不低于0V。即，晶體管N1和N2的VGS幾乎等于閾值電壓Vt或者不大于閾值電壓Vt的數(shù)值。
(時(shí)間段D)SE1變?yōu)楦唠娖?，晶體管N3導(dǎo)通，以及晶體管N1和N2之間的源極被降低到0V。然后，將電壓Vrst施加到晶體管N1和N2的VGS上(5002)。
(時(shí)間段E)SE1為低電平，晶體管N3截止，以及SE2為高電平，晶體管P3截止。此外，SW3和SW4接通，且A/B為低電平，D0與VEVN相連，以及D1與VODD相連。將VODD的電壓設(shè)置為(VDD1)/2，以及將VEVN的電壓設(shè)置為(VDD1)/2+ΔV，由此將電位差ΔV提供給讀出放大器。之后，通過斷開開關(guān)SW3和SW4，分別在C2和C1中對所施加的電壓進(jìn)行采樣。
(時(shí)間段F)開關(guān)SW3和SW4斷開，將SE1設(shè)置為高電平，晶體管N1和N2的源極電位降低到0V。
(時(shí)間段G)SE1為高電平且SE2為低電平，晶體管P3導(dǎo)通，以及晶體管P1和P2的源極電位升高到VDD1。
由于在時(shí)間段F和G中已經(jīng)鎖存了信號(hào)，這些時(shí)間段變?yōu)檎谳敵鲇行盘?hào)的時(shí)間段(有效時(shí)間段)(5001)。此信號(hào)被用在未示出的電路中。
然后，再次重復(fù)時(shí)間段C中的操作。
監(jiān)視節(jié)點(diǎn)ODD和節(jié)點(diǎn)EVN的電壓允許找出讀出放大器敏感度在何電壓或更大(即ΔV的絕對值)，輸出穩(wěn)定。
利用脈沖電壓值Vrst作為參數(shù)來測量穩(wěn)定輸出的最小必需正值ΔV和負(fù)值ΔV。
類似于之前的實(shí)施例，盡管在體電位復(fù)位脈沖電壓較低時(shí)，不穩(wěn)定區(qū)域較大，但表現(xiàn)出不穩(wěn)定區(qū)域與體電位復(fù)位脈沖電壓的上升成正比地變小的趨勢。具體地，當(dāng)體電位復(fù)位脈沖電壓上升到晶體管N1和N2之間的閾值電壓以上時(shí)，效果顯著。
如圖12已經(jīng)示出(VDD＝VDD1的數(shù)據(jù))，在將傳統(tǒng)已知的一般驅(qū)動(dòng)方法應(yīng)用于本鎖存電路時(shí)的不穩(wěn)定區(qū)域是V2＜ΔV＜V1，并且不穩(wěn)定區(qū)域的寬度(V1-V2)與體電位復(fù)位脈沖電壓為0時(shí)一樣大。
另一方面，例如，當(dāng)類似于之前的實(shí)施例、復(fù)位脈沖是V10時(shí)的不穩(wěn)定區(qū)域的寬度相對于傳統(tǒng)驅(qū)動(dòng)方法情況下的(V1-V2)變?yōu)?/5或更小，其中可以看到實(shí)質(zhì)上的減小。
此外，在本驅(qū)動(dòng)方法的情況下，由于同時(shí)復(fù)位晶體管N1和N2，能夠縮短復(fù)位體電位所需的時(shí)間，能夠?qū)崿F(xiàn)對此電路和利用此電路的系統(tǒng)的整體加速。
第七實(shí)施例盡管在第五實(shí)施例中已經(jīng)示出了向其施加體電位復(fù)位脈沖的MOS晶體管的VDS為0且沒有電流流動(dòng)的示例，在本發(fā)明第七實(shí)施例中將描述漏極電流流動(dòng)的示例。
圖39是示出了本實(shí)施例的驅(qū)動(dòng)方法的流程圖。其與圖32的不同之處在于在施加體電位復(fù)位脈沖的時(shí)間段中，將(VDD1-Vt)V提供給節(jié)點(diǎn)K，從而使漏極電流流入正在向其輸入體電位復(fù)位脈沖的MOS晶體管。即，惟一的區(qū)別是盡管在圖32的(a)和(b)中，向節(jié)點(diǎn)K施加0V，但在本實(shí)施例的圖39的(a)和(b)中，向節(jié)點(diǎn)K提供(VDD1-Vt)V。在其他方面，本驅(qū)動(dòng)方法與圖32所示的驅(qū)動(dòng)方法相同。
接下來，將根據(jù)實(shí)驗(yàn)結(jié)果，對本發(fā)明的效果進(jìn)行描述。
作為用于評估鎖存型讀出放大器的實(shí)驗(yàn)電路，使用第五實(shí)施例中所示的圖33。
除了體電位復(fù)位時(shí)間段中、節(jié)點(diǎn)K的電位之外，所述驅(qū)動(dòng)基于圖34的時(shí)序圖。
類似于之前的實(shí)施例，利用脈沖電壓值Vrst作為參數(shù)來測量穩(wěn)定輸出的最小必需正值ΔV和負(fù)值ΔV。
結(jié)果，類似于之前的實(shí)施例，盡管在體電位復(fù)位脈沖電壓較低時(shí)，不穩(wěn)定區(qū)域較大，但表現(xiàn)出不穩(wěn)定區(qū)域與體電位復(fù)位脈沖電壓的上升成正比地變小的趨勢。具體地，當(dāng)體電位復(fù)位脈沖電壓上升到晶體管N1和N2之間的均衡閾值電壓以上時(shí)，效果顯著。
將傳統(tǒng)已知一般驅(qū)動(dòng)方法應(yīng)用于此鎖存電路時(shí)的不穩(wěn)定區(qū)域是V1-V2，與體電位復(fù)位脈沖電壓為0時(shí)一樣大。
另一方面，例如，當(dāng)類似于之前的實(shí)施例、復(fù)位脈沖是V10時(shí)的不穩(wěn)定區(qū)域的寬度相對于傳統(tǒng)驅(qū)動(dòng)方法情況下的(V1-V2)變?yōu)?/5或更小，其中可以看到實(shí)質(zhì)上的減小。
第八實(shí)施例這里，將給出對具體實(shí)現(xiàn)第八實(shí)施例的驅(qū)動(dòng)方法的電路示例的描述。
圖40示出了本實(shí)施例的鎖存型讀出放大器電路的電路圖。在圖28所示的電路中，增加了三個(gè)p型多晶硅TFT P1、P2和P3，增加了用于將電位提供給晶體管P3的SE2和SAP(例如，提供電位VDD1)信號(hào)。這些新增的p型多晶硅TFT形成了由n溝道多晶硅TFT組成的鎖存電路的互補(bǔ)鎖存電路，并與節(jié)點(diǎn)A和B相連。即，晶體管P1和P2的源極共同相連，晶體管P1的柵極與晶體管P2的漏極相連，并與節(jié)點(diǎn)B相連。此外，晶體管P2的柵極與晶體管P1的漏極相連，并與節(jié)點(diǎn)A相連。
接下來，將參照圖41，描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。其與圖29所示的時(shí)序圖的不同之處在于在時(shí)序圖內(nèi)增加了用于控制晶體管P3的信號(hào)SE2。
(1)在時(shí)間段(1)中，SE1為高電平。SE2在定時(shí)(F)從低電平向高電平上升。此時(shí)，鎖存電路已經(jīng)以低阻抗鎖存了低電平信號(hào)，并且以高阻抗鎖存了高電平信號(hào)。另一方面，AIN和BIN處于高電平，并且PAS在定時(shí)(D)變?yōu)榈碗娖健Ｒ虼耍痪€對ODD和EVN與鎖存電路斷開。
(2)通過在定時(shí)(A)升高ACT，CINV1和CINV2開始根據(jù)其輸入AIN和BIN產(chǎn)生輸出，這里，根據(jù)其中的輸入，輸出低電平。因此，節(jié)點(diǎn)K、A和B在時(shí)間段(2)中均變?yōu)?V。
(3)在時(shí)間段(3)中，通過將下降脈沖提供給BIN，將上升脈沖施加到節(jié)點(diǎn)B上。此時(shí)，脈沖的較低電壓是VSS，而較高電壓是VRST，并且已經(jīng)將此VRST設(shè)置為高于TFT N1和N2的閾值電壓的電壓。在此時(shí)間段(3)中，對于TFT N1，施加使其VGS不小于閾值電壓的脈沖，由此體電位被復(fù)位。
(4)在時(shí)間段(4)中，通過將下降脈沖提供給AIN，將上升脈沖施加到節(jié)點(diǎn)A上。此時(shí)，脈沖的較低電壓是VSS，而較高電壓是VRST，并且已經(jīng)將此VRST設(shè)置為高于TFT N1和N2的閾值電壓的電壓。在此時(shí)間段(4)中，對于TFT N2，施加使其VGS不小于閾值電壓的脈沖，由此體電位被復(fù)位。
(5)在時(shí)間段(5)中，SE1為低電平，SE2為高電平，ACT處于低電平，PAS處于低電平，并且使節(jié)點(diǎn)A、B、K和L均處于浮置狀態(tài)。
(6)通過在定時(shí)(B)升高PAS，提供了節(jié)點(diǎn)ODD和節(jié)點(diǎn)A之間以及節(jié)點(diǎn)EVN和節(jié)點(diǎn)B之間的連接，并通過位線對，將要放大的ODD和EVN之間大的電壓差ΔV提供給讀出放大器的節(jié)點(diǎn)A和B。
(7)之后，通過在定時(shí)(C)將高電平提供給SE1，晶體管N3導(dǎo)通，并根據(jù)節(jié)點(diǎn)K向VSS的下降，放大ΔV。此外，通過在定時(shí)(E)將低電平提供給SE2，P3導(dǎo)通，并根據(jù)節(jié)點(diǎn)L向VDD1的下降，進(jìn)一步放大ΔV。此外，由于M03和M04此時(shí)均接通，將讀出放大器所放大的電壓同時(shí)寫入位線對。
(8)之后，在時(shí)刻(D)降低PAS，以斷開M03和M04，并且操作返回到(1)。
從定時(shí)(C)到(D)的時(shí)間段(5001)是鎖存電路輸出放大并鎖存后的電壓并將此信號(hào)傳輸?shù)轿痪€(5301a和5301b)的時(shí)間段。
從定時(shí)(D)到(B)的時(shí)間段(5002)是鎖存電路與位線斷開并且來自鎖存電路的輸出是不必要的時(shí)間段。
從定時(shí)(B)到(C)的時(shí)間段(5004)是將要放大的電位差ΔV施加到鎖存電路上的時(shí)間段。
在第八實(shí)施例中，類似于第三實(shí)施例，通過最小化向其施加體電位復(fù)位脈沖的節(jié)點(diǎn)，來減小復(fù)位時(shí)的電流。
此外，類似于第五實(shí)施例，在激活p型多晶硅TFT時(shí)，由于已經(jīng)將足夠的電位差施加在節(jié)點(diǎn)EVN和ODD之間，即使不復(fù)位P1和P2，也不會(huì)發(fā)生誤操作。
第九實(shí)施例圖42示出了本發(fā)明用于復(fù)位電位的讀出放大器電路的示例。
對于此電路，根據(jù)之前所獲得的研究結(jié)果，將復(fù)位驅(qū)動(dòng)應(yīng)用于由n溝道多晶硅TFT組成的鎖存型讀出放大器電路，并且此電路具有用于將節(jié)點(diǎn)之間的電位差放大為相對較小的幅度值的第一電路“小幅度預(yù)放大器部分”(4902)。此外，所述電路具有用于將由小幅度預(yù)放大器部分(此后，縮寫為“預(yù)放大器部分”)獲得的電位差放大為最初所需的幅度值的第二電路“全幅放大器部分”。例如，在預(yù)放大器部分中，將在位線對ODD和EVN讀出的電位差ΔV放大為0V和{(VDD1)/2-β}。β等同于圖6中所描述的β。之后，例如，全幅放大器將保持在位線對中的0V和{(VDD1)/2-β}放大為0V和VDD1。為了防止預(yù)放大器部分中的多晶硅TFT(N1和N2)接收全幅時(shí)刻的電壓VDD1，在激活全幅放大器之前，斷開開關(guān)M03和M04，從而將預(yù)放大器部分與位線斷開。在全幅放大器執(zhí)行放大操作的時(shí)間段期間，將體電位復(fù)位脈沖提供給已斷開的預(yù)放大器晶體管N1和N2。
接下來，將參照圖43的時(shí)序圖，描述用于驅(qū)動(dòng)此鎖存型讀出放大器電路的方法。
(1)在時(shí)間段(1)中，PAS處于高電平，小幅度預(yù)放大器部分通過開關(guān)M03和M04以低阻抗(接通狀態(tài))與位線ODD和EVN相連。此時(shí)，將SE1和SE3設(shè)置為低電平，以及將SE2設(shè)置為高電平，小幅度預(yù)放大器和全幅放大器均未激活。此外，在PAS在定時(shí)A上升之前，通過未示出的位線預(yù)充電電路，將(VDD1)/2提供給位線對EVN和ODD。
(2)當(dāng)SE3在定時(shí)B上升時(shí)，根據(jù)節(jié)點(diǎn)K向VSS的下降，放大在SE3上升之前就已提供給位線的ΔV。由此，在ODD和EVD中，將已經(jīng)向其提供了較低電位的節(jié)點(diǎn)降低到VSS(＝0V)，而將另一節(jié)點(diǎn)鎖存為略低于(VDD1)/2的電位({(VDD1)/2-β})。
(3)當(dāng)PAS在定時(shí)C下降時(shí)，開關(guān)M03和開關(guān)M04斷開，以及預(yù)放大器電路與位線斷開。然后，在位線對中，由位線電容保持由預(yù)放大器放大的電壓(0V和{(VDD1)/2-β})。
此后，預(yù)放大器執(zhí)行針對多晶硅TFT的體電位復(fù)位操作，與此并行地，主放大器執(zhí)行將預(yù)放大器放大的(0V和{(VDD1)/2-β})放大為由預(yù)放大器放大的(0V和VDD1)的操作。
在定時(shí)D，SE1上升，SE2下降，并激活全幅放大器。通過此操作，將在預(yù)放大器進(jìn)行放大之后就已保持的(0V和{(VDD1)/2-β})放大為(0V和VDD1)。將此電壓讀出到外部，并用于刷新存儲(chǔ)器。
另一方面，在預(yù)放大器側(cè)，通過在PAS下降之后、在定時(shí)E升高ACT，CINV1和CINV2開始根據(jù)其中的輸入AIN和BIN產(chǎn)生輸出。這里，根據(jù)輸入輸出低電平。因此，在時(shí)間段(2)中，節(jié)點(diǎn)K、A和B均變?yōu)?V。
在時(shí)間段(3)中，通過將下降脈沖提供給BIN，將上升脈沖施加到節(jié)點(diǎn)B上。此時(shí)，脈沖的較低電壓是VSS，而較高電壓是VRST，并且已經(jīng)將此VRST設(shè)置為高于多晶硅TFT N1和N2的閾值電壓的電壓。在此時(shí)間段(3)中，對于多晶硅TFT N1，施加使其VGS不小于閾值電壓的脈沖，由此體電位被復(fù)位。
在時(shí)間段(4)中，通過將下降脈沖提供給AIN，將上升脈沖施加到節(jié)點(diǎn)A上。此時(shí)，脈沖的較低電壓是VSS，而較高電壓是VRST，并且已經(jīng)將此VRST設(shè)置為高于多晶硅TFT N1和N2的閾值電壓的電壓。在此時(shí)間段(4)中，對于多晶硅TFT N2，施加使其VGS不小于閾值電壓的脈沖，由此體電位被復(fù)位。
在時(shí)間段(5)中，SE3為低電平，ACT處于低電平，并且PAS處于低電平，從而使節(jié)點(diǎn)A、B和K均處于浮置狀態(tài)。
然后，重復(fù)(1)中的操作。
由于重復(fù)這些操作，在執(zhí)行讀出操作之前，將電位復(fù)位脈沖提供給預(yù)放大器的多晶硅TFT N1和N2。
這樣，由于電路由“小幅度預(yù)放大器部分”和“全幅放大器部分”組成并按照未將由全幅放大器放大的高電壓(即，最終所需輸出電壓)施加到“小幅度預(yù)放大器部分”上的方式進(jìn)行驅(qū)動(dòng)，保持施加到組成了“小幅度預(yù)放大器部分”上的電壓較低，結(jié)果，能夠減小滯后效應(yīng)。
因此，可以從圖12所示的數(shù)據(jù)確認(rèn)這些效果。盡管這里并未應(yīng)用復(fù)位驅(qū)動(dòng)，仍然減小了電源電壓下降時(shí)、輸出變得不穩(wěn)定的ΔV的區(qū)域。
此外，在應(yīng)用本發(fā)明的復(fù)位驅(qū)動(dòng)的情況下，當(dāng)將如圖19所示的實(shí)驗(yàn)結(jié)果與如圖35所示的實(shí)驗(yàn)結(jié)果進(jìn)行比較時(shí)，盡管在兩種情況下都應(yīng)用了復(fù)位驅(qū)動(dòng)，在將較低電壓施加到多晶硅TFT上的圖19中，不穩(wěn)定區(qū)域較小。這是因?yàn)閂1、V2、V8和V9的大小關(guān)系與圖12所示相同。
在全幅放大器執(zhí)行放大操作的時(shí)間段期間，將體電位復(fù)位脈沖提供給已斷開預(yù)放大器的N1和N2。即，由于并行地執(zhí)行全幅放大器的放大和鎖存操作以及預(yù)放大器的復(fù)位操作，能夠抑制由于體電位復(fù)位操作所引起的周期時(shí)間的增加。
圖44示出了本實(shí)施例中準(zhǔn)備的讀出放大器的測量結(jié)果。將ΔV重復(fù)輸入本實(shí)施例的讀出放大器電路，然后激活讀出放大器，從而執(zhí)行讀出操作。在圖44中，類似于圖7，水平軸表示輸入電位差ΔV，而垂直軸表示節(jié)點(diǎn)EVN的高電平放大的概率。
結(jié)果，相對于傳統(tǒng)讀出放大器中所獲得的不穩(wěn)定區(qū)域，實(shí)現(xiàn)了到其1/40或更小的抑制。
此外，圖45示出了本實(shí)施例準(zhǔn)備的讀出放大器的測量結(jié)果。在此附圖中，示出了利用三個(gè)類似制備的樣本的測量結(jié)果。樣本1以方塊標(biāo)記表示，樣本2以圓點(diǎn)標(biāo)記表示，以及樣本3以三角標(biāo)記表示。在脈沖電壓超過多晶硅TFT的閾值電壓的點(diǎn)附近，可以看到不穩(wěn)定區(qū)域的減小。此結(jié)果再次表明了第一實(shí)施例中所描述的本發(fā)明的特征。即，由于所述體不是單晶體，而是多晶體，只通過簡單地提升體電位而得到的體和源極之間的正向偏置，實(shí)際上不能獲得任何效果，為了獲得成效，需要VGS在施加體電位復(fù)位脈沖時(shí)不小于此多晶硅TFT的閾值電壓。
如圖12已經(jīng)示出(VDD＝VDD1的數(shù)據(jù))，在將傳統(tǒng)已知的一般驅(qū)動(dòng)方法應(yīng)用于本鎖存電路時(shí)的不穩(wěn)定區(qū)域是V2＜ΔV＜V1。
另一方面，在圖45所示的曲線圖中，例如，當(dāng)復(fù)位脈沖是V10時(shí)，不穩(wěn)定區(qū)域的寬度相對于傳統(tǒng)驅(qū)動(dòng)方法情況下的(V1-V2)變?yōu)?/40或更小，其中可以看到實(shí)質(zhì)上的減小。
盡管在一些樣本中，可以看到獲得穩(wěn)定輸出的最小必需ΔV的偏移，但在所有樣本中，不穩(wěn)定區(qū)域均變?yōu)?/38或更小，由此確認(rèn)了本發(fā)明的效果。即使在考慮每個(gè)樣本的偏移的設(shè)計(jì)的情況下，最小必需|ΔV|已經(jīng)變?yōu)閭鹘y(tǒng)值的八分之一，因此能夠獲得非常優(yōu)異的效果。結(jié)果，在本發(fā)明中，比現(xiàn)有技術(shù)更容易進(jìn)行設(shè)計(jì)，而且能夠提供更寬的余量進(jìn)行應(yīng)用，從而能夠獲得穩(wěn)定的操作。
此外，在第九實(shí)施例中，在關(guān)注施加復(fù)位脈沖的情況的同時(shí)，給出了描述，但是，即使在不施加復(fù)位脈沖的情況下，也可以通過如本實(shí)施例中這樣、設(shè)置由“小幅度預(yù)放大器部分”和“全幅放大器部分”組成的電路并按照不將由全幅放大器放大的高電壓(即，最終所需輸出電壓)施加到“小幅度預(yù)放大器部分”上的方式來驅(qū)動(dòng)所述電路，獲得減小不穩(wěn)定區(qū)域的效果。
這是因?yàn)橥ㄟ^減小施加到MOS晶體管上的不平衡電壓，能夠減小發(fā)生在放大和鎖存時(shí)間段以及從鎖存時(shí)間段向采樣時(shí)間段過渡的過程中的體電位的不平衡。
可以通過將圖45中復(fù)位脈沖電壓為0V的情況與以電源電壓VDD1驅(qū)動(dòng)如圖12所示的傳統(tǒng)讀出放大器的情況進(jìn)行比較來確認(rèn)這種效果。即，如圖12已經(jīng)示出(VDD＝VDD1的數(shù)據(jù))，在將傳統(tǒng)已知的一般驅(qū)動(dòng)方法應(yīng)用于本鎖存電路時(shí)的不穩(wěn)定區(qū)域是V2＜ΔV＜V1，并且其寬度為(V1-V2)。
另一方面，當(dāng)利用第九實(shí)施例的電路，復(fù)位脈沖是0V時(shí)，不穩(wěn)定區(qū)域(在樣本1的示例中)是V16＜ΔV＜V15，其寬度為(V15-V16)，是傳統(tǒng)驅(qū)動(dòng)方法所獲得的寬度(V1-V2)的1/3或更小。
因此，通過設(shè)置由“小幅度預(yù)放大器部分”和“全幅放大器部分”組成的電路并按照不將由全幅放大器放大的高電壓(即，最終所需輸出電壓)施加到“小幅度預(yù)放大器部分”上的方式來驅(qū)動(dòng)所述電路，可以獲得減小不穩(wěn)定區(qū)域的效果，而無需施加復(fù)位脈沖。
此外，通過施加不小于閾值電壓的復(fù)位脈沖(如上所述)，可以實(shí)質(zhì)上減小不穩(wěn)定區(qū)域。
這里，簡化了本第九實(shí)施例中所參照的圖42的主要組件，并如圖46所示。圖46示出了第一電路“小幅度預(yù)放大器部分”(4902)和由定時(shí)反轉(zhuǎn)器組成、并與第一電路相連的階梯電壓波形施加部分(4904)，并通過此結(jié)構(gòu)抑制了滯后效應(yīng)。
此外，第一實(shí)施例中所參照的圖17也對應(yīng)于圖46。即，圖17的4904a和4904b等價(jià)于圖46的滯后現(xiàn)象抑制部分(4904)，以及圖17的鎖存電路(4900)對應(yīng)于圖46的第一電路(4902)。
換句話說，本發(fā)明的概念可以由圖46表示。
第十實(shí)施例在本實(shí)施例中，將準(zhǔn)備利用第九實(shí)施例中的讀出放大器的DRAM。將參照圖47和圖48來描述位線電路的結(jié)構(gòu)。為了描述方便，將電路分為兩頁。通過將圖47(DRAM電路的上部)和圖48(DRAM電路的下部)所示的點(diǎn)J和點(diǎn)K彼此相連，來構(gòu)建單一的位線電路。
第九實(shí)施例中描述的第一電路(即，小幅度預(yù)放大器電路(4902))與第二電路(即，全幅放大器電路(4903))與位線對相連。在字線地址是奇數(shù)時(shí)選擇的存儲(chǔ)器單元與位線ODD相連。作為示例，將由n溝道MOS晶體管M12和電容C2組成的存儲(chǔ)器單元(5303)在附圖中表示為以WL_ODD選擇的單元。類似地，在字線地址是偶數(shù)時(shí)選擇的存儲(chǔ)器單元與位線EVN相連。作為示例，將由n溝道MOS晶體管M13和電容C1組成的存儲(chǔ)器單元在附圖中表示為以字線WL_EVN選擇的單元。省略了其他存儲(chǔ)器單元。
此外，由n溝道MOS晶體管M14到M16組成的預(yù)充電電路(5302)與位線對相連。這些MOS晶體管的導(dǎo)通/截止由PC節(jié)點(diǎn)所給出的信號(hào)進(jìn)行控制。將(VDD1)/2賦予PCS，以及當(dāng)向控制線PC提供高電平時(shí)，將位線對設(shè)置為(VDD1)/2。
針對數(shù)據(jù)讀出，由MTG3A和MXTG3A組成的傳輸門與位線EVN相連，控制線TG3A和XTG3A(與TG3A互補(bǔ)的信號(hào))接通和斷開所述傳輸門。此外，由MTG3B和MXTG3B組成的傳輸門與位線ODD相連，TG3B和XTG3B接通和斷開所述傳輸門。當(dāng)將數(shù)據(jù)讀出到OUT接線端時(shí)，激活這些傳輸門。進(jìn)行控制，從而根據(jù)讀出存儲(chǔ)器單元的字地址是奇數(shù)還是偶數(shù)，只接通所述傳輸門之一。
針對數(shù)據(jù)寫入，開關(guān)MTG1A與位線EVN相連，并由控制線TG1A接通和斷開。此外，開關(guān)MTG1B與位線ODD相連，并由控制線TG1B接通和斷開。當(dāng)寫入數(shù)據(jù)時(shí)，激活這些開關(guān)。進(jìn)行控制，從而根據(jù)寫入存儲(chǔ)器單元的字地址是奇數(shù)還是偶數(shù)，只接通所述模擬開關(guān)之一。
對于由MDRGT和MXDRGT組成的傳輸門，由未示出的列解碼器來控制其通/斷。如果是寫操作時(shí)刻且列地址對應(yīng)于位線電路，接通DRGT，從而將數(shù)據(jù)總線信號(hào)傳輸?shù)介_關(guān)MEG1A和MTG1B，并通過開關(guān)之一將其寫入位線。
在本實(shí)施例中，將電源電壓設(shè)置為VDD1。小幅度預(yù)放大器的SAN節(jié)點(diǎn)和全幅放大器電路的SAN與VSS(＝0V)相連。SAP與VDD1相連。位于未與MOS晶體管相連的一側(cè)的存儲(chǔ)器單元中的電容的接線端Vplate與(VDD1)/2相連，從而最小化電容接線端之間的電壓應(yīng)力。在圖47中，Cd表示每個(gè)位線的寄生電容。
現(xiàn)在，將參照圖49來描述本實(shí)施例的操作。
(1)首先，將給出對將數(shù)據(jù)從存儲(chǔ)器單元讀出到OUT節(jié)點(diǎn)時(shí)的操作的描述。
通過在定時(shí)A升高PC，預(yù)充電電路(5302)將位線對(ODD和EVN)預(yù)充電到(VDD1)/2。在位線對已經(jīng)被預(yù)充電的定時(shí)B，將高電平提供給PAS，從而接通M03和M04。由此，將節(jié)點(diǎn)A和B預(yù)充電為(VDD1)/2。
之后，在定時(shí)C，將高電壓提供給一個(gè)字線。這里，例如，將高電壓提供給WL_EVN。由此，根據(jù)存儲(chǔ)器單元C1所保持的電壓，將電壓ΔV讀出到位線EVN上。當(dāng)C1所保持的電壓是VDD時(shí)，在位線EVN上出現(xiàn)電壓(VDD1)/2+|ΔV|，以及當(dāng)C1所保持的電壓是0時(shí)，出現(xiàn)電壓(VDD1)/2-|ΔV|。電壓|ΔV|是由“背景技術(shù)”中提及的數(shù)值表達(dá)式1所表示的數(shù)值。下面，將針對C1所保持的電壓是VDD1，并且出現(xiàn)電壓(VDD1)/2+|ΔV|的情況，進(jìn)行描述。
當(dāng)在定時(shí)D，將高電平提供給SE3時(shí)，小幅度預(yù)放大器電路開始放大和鎖存操作。由于EVN電壓是(VDD1)/2+|ΔV|，且ODD電壓是(VDD1)/2，通過小幅度預(yù)放大器電路的讀出操作，將ODD電壓降低到VSS(＝0V)。另一方面，幾乎不降低EVN電壓，例如，其變?yōu)榇蠹s{(VDD1)/2-β}。β等同于圖6中所描述的β。
在小幅度預(yù)放大器電路將EVN和ODD之間的電位差ΔV放大為所需的電位差，并將其寫入位線對(ODD和EVN)之后，如E所示，使PAS變?yōu)榈碗娖剑员銓⑿》阮A(yù)放大器電路與位線對斷開。
之后，將用于復(fù)位M01和M02的體電位的體電位復(fù)位脈沖提供給小幅度預(yù)放大器電路。
另一方面，在定時(shí)F，全幅放大器電路將由小幅度預(yù)放大器電路放大并由位線對保持的電壓(0V和{(VDD1)/2-β})放大為(0V和VDD1)。這些操作與第九實(shí)施例中相同。
通過接通由MTG3A等組成的傳輸門，將被放大到電源電壓的信號(hào)讀出到OUT節(jié)點(diǎn)上。
到該時(shí)刻為止的操作是一個(gè)周期中的操作，并且當(dāng)再次讀出或?qū)懭霐?shù)據(jù)時(shí)，操作返回到位線預(yù)充電。
盡管這里已經(jīng)給出了對將數(shù)據(jù)讀出到OUT的操作的描述，同時(shí)執(zhí)行存儲(chǔ)器單元的刷新操作。即，當(dāng)在定時(shí)F，通過SE1和SE2激活全幅放大器電路時(shí)，由于將高電平提供給字線(這里為WL_EVN)，將被放大到電源電壓的位線信號(hào)原樣寫入存儲(chǔ)器單元，并刷新存儲(chǔ)器單元的數(shù)據(jù)。
(2)接下來，將對將來自數(shù)據(jù)總線的0V寫入存儲(chǔ)器單元中的電容C1時(shí)的操作進(jìn)行描述。
定時(shí)A到定時(shí)F以及體電位復(fù)位脈沖提供給小幅度預(yù)放大器的驅(qū)動(dòng)與(1)中相同。
將給出對前面的定時(shí)F的描述。
在定時(shí)G，接通MTG1A。此時(shí)，列解碼器接通由MDRGT等組成的傳輸門，并通過WL_EVN接通M13，可以通過從數(shù)據(jù)總線到位線EVN和M13的傳遞，將出現(xiàn)在數(shù)據(jù)總線上的0V寫入電容C1。
此時(shí)，盡管全幅放大器處于鎖存狀態(tài)，但數(shù)據(jù)總線、由MDRGT等組成的傳輸門和MTG1A的阻抗足夠低，因此能夠按照寫入數(shù)據(jù)的方式，反轉(zhuǎn)鎖存狀態(tài)。
到該時(shí)刻為止的操作是一個(gè)周期中的操作，并且當(dāng)再次讀出或?qū)懭霐?shù)據(jù)時(shí)，操作返回到位線預(yù)充電。
作為體電位復(fù)位操作的結(jié)果，提高了鎖存型讀出放大器電路的敏感度，因此即使ΔV的絕對值較小，也能夠執(zhí)行穩(wěn)定的讀出操作，而不會(huì)發(fā)生誤操作。因此，能夠增加與一組位線對相連的單元數(shù)，從而使其能夠提高每單位面積的存儲(chǔ)容量。
這里，在加電以后，在從存儲(chǔ)器單元進(jìn)行讀出操作之前，執(zhí)行向存儲(chǔ)器單元中的寫操作。在此寫操作時(shí)，將體電位復(fù)位脈沖提供給MOS晶體管N1和N2，即使對于加電后的第一次讀出操作，也能避免鎖存型讀出放大器的誤操作。
第十一實(shí)施例在本實(shí)施例中，將液晶顯示設(shè)備(LCD)準(zhǔn)備為本發(fā)明的顯示設(shè)備。圖50示出了本實(shí)施例的液晶顯示設(shè)備的電路結(jié)構(gòu)。將圖47和圖48中所示的位線電路的字線數(shù)設(shè)置為240，并且通過將其橫向設(shè)置為3168件(18×176件)，準(zhǔn)備存儲(chǔ)容量為18位×(176×240)字的存儲(chǔ)器單元陣列。
此外，在存儲(chǔ)器單元陣列的四周或內(nèi)部，準(zhǔn)備列解碼器、行解碼器和總線寄存器，從而準(zhǔn)備存儲(chǔ)器(5501)。
例如，此存儲(chǔ)器用作本液晶顯示設(shè)備的幀存儲(chǔ)器，作為用于設(shè)置LCD的操作模式的寄存器，或者作為用于將數(shù)據(jù)與顯示圖案相關(guān)聯(lián)的顯示RAM。在此存儲(chǔ)器的上方，連接18位×176的數(shù)據(jù)寄存器(5503)，如圖50所示，從而當(dāng)行解碼器選擇一個(gè)字線時(shí)，將與此字線相連的所有存儲(chǔ)器單元的數(shù)據(jù)整批地讀出到此數(shù)據(jù)寄存器中。多路復(fù)用器(9到1MPX)(5504)、6位DAC(5505)和多路分解器(1到9DEMUX)(5506)依次與數(shù)據(jù)寄存器相連。顯示部分的數(shù)據(jù)總線與多路分解器相連。
通過將像素以矩陣形式排列在多個(gè)數(shù)據(jù)線和多個(gè)掃描線之間的交點(diǎn)處來構(gòu)建顯示部分。此外，在顯示部分的周圍準(zhǔn)備用于將電壓順序施加到掃描線上的柵極驅(qū)動(dòng)電路。
還準(zhǔn)備用于控制這些電路的操作的控制器。這些電路等通過玻璃襯底上的多晶硅TFT來準(zhǔn)備。
圖51更詳細(xì)地示出了包括在顯示設(shè)備中的數(shù)據(jù)寄存器(5503)、9到1MPX(5504)、6位DAC(5505)和1到9DEMUX(5506)的結(jié)構(gòu)。由數(shù)據(jù)寄存器讀出并保持的數(shù)據(jù)等價(jià)于要寫入顯示部分的像素矩陣的一條線路中的數(shù)據(jù)。9到1MPX按照時(shí)間序列選擇這里所保持的數(shù)據(jù)，并由6位DAC將其轉(zhuǎn)換為模擬信號(hào)，并寫入由1到9DEMUX選擇的數(shù)據(jù)總線(5507)。這里，9到1MPX和1到9DEMUX成對地進(jìn)行操作，并由公共的選擇信號(hào)SEL[9:1]來選擇。
在將上述存儲(chǔ)器用作幀存儲(chǔ)器的情況下，由于將幀存儲(chǔ)器設(shè)置在LCD板中，不需要外部提供視頻數(shù)據(jù)來顯示靜態(tài)圖像。因此，能夠停止針對外部視頻數(shù)據(jù)供應(yīng)而驅(qū)動(dòng)的電路部分，由此能夠降低電流。
即使針對通常被看作運(yùn)動(dòng)圖像的視頻圖像，如括號(hào)中所示的示例那樣，通常板驅(qū)動(dòng)頻率(例如，60Hz，這意味著一秒鐘內(nèi)將信號(hào)寫入像素60次的驅(qū)動(dòng))和視頻幀的幀速率(例如，30fps，這意味著一秒鐘內(nèi)將視頻數(shù)據(jù)更新30次)之間存在頻率差。例如，這通常發(fā)生在用于產(chǎn)生視頻數(shù)據(jù)的元件的處理速度較低時(shí)，而且當(dāng)視頻數(shù)據(jù)的幀速率較低時(shí)(例如，10fps或更小)，按照逐幀前進(jìn)的方式來顯示運(yùn)動(dòng)圖像。
在上述數(shù)值示例的情況下(板驅(qū)動(dòng)頻率為60Hz，視頻數(shù)據(jù)幀速率為30fps)，板實(shí)質(zhì)上在兩幀鐘顯示相同的圖像，也可以認(rèn)為是一類靜態(tài)圖像。即，通過在LCD板鐘設(shè)置幀存儲(chǔ)器，盡管大體上是運(yùn)動(dòng)圖像，仍然可以將應(yīng)當(dāng)外部提供的視頻數(shù)據(jù)的帶寬減小一半。
換句話說，盡管其是必需的，當(dāng)在LCD板中不存在幀存儲(chǔ)器時(shí)，無論視頻數(shù)據(jù)的幀速率如何，均提供等價(jià)于60Hz的信號(hào)，在本實(shí)施例的情況下，根據(jù)視頻數(shù)據(jù)的幀速率(如，30Hz)提供信號(hào)就足夠了，從而減小了要提供給板的數(shù)據(jù)的帶寬。
此外，由于使用了高敏感度的讀出放大器和具有小存儲(chǔ)器單元的DRAM，可以在位于顯示部分四周的所謂的邊框部分處形成具有一幀容量的存儲(chǔ)器。即，與安裝有作為分離芯片提供的存儲(chǔ)器芯片的結(jié)構(gòu)相比，可以在更小的空間中實(shí)現(xiàn)幀存儲(chǔ)器。此外，由于在設(shè)計(jì)和準(zhǔn)備板的同時(shí)設(shè)計(jì)和準(zhǔn)備幀存儲(chǔ)器，不需要生產(chǎn)存儲(chǔ)器芯片，有利于交貨日期管理。此外，可以降低模塊組件的安裝成本。
此外，也減少了部件的庫存，并且存貨管理也變得不必要，允許以較低的價(jià)格提供產(chǎn)品。
由于顯示部分的像素排列等同于存儲(chǔ)器中存儲(chǔ)單元的排列，從存儲(chǔ)器到顯示部分的簡單布局實(shí)現(xiàn)了較小的布局面積。
構(gòu)建所述顯示設(shè)備，從而通過多路復(fù)用器來選擇數(shù)據(jù)，通過DAC將所述數(shù)據(jù)轉(zhuǎn)換為模擬信號(hào)，并通過多路分解器選擇寫入數(shù)據(jù)線，并進(jìn)行構(gòu)建，從而使多路復(fù)用器和多路分解器成對進(jìn)行操作。在傳統(tǒng)結(jié)構(gòu)中，由于多路復(fù)用器和多路分解器不具有一一對應(yīng)關(guān)系，需要布置從多路復(fù)用器通過DAC到多路分解器的信號(hào)線，同時(shí)沿著橫向圍繞在其周圍。在本發(fā)明中，這種圍繞配線是不必要的，因此，需要較小的布局面積。此外，由于還可以從電路面積、操作速度和功率消耗的觀點(diǎn)來選擇最佳的DAC數(shù)量，能夠?qū)崿F(xiàn)小面積、低功率的電路和顯示設(shè)備。
為了保持圖像質(zhì)量，即使對于靜態(tài)圖像，在液晶顯示設(shè)備中，仍然將數(shù)據(jù)以固定的周期寫入所有像素中。該周期通常是16.6ms。設(shè)計(jì)本實(shí)施例中準(zhǔn)備的DRAM的存儲(chǔ)器單元，從而使保留時(shí)間長于此周期。因此，以固定的周期存取存儲(chǔ)了幀數(shù)據(jù)的所有單元，并在此時(shí)刷新存儲(chǔ)器單元數(shù)據(jù)，因此，通常DRAM所需的刷新電路和操作不再必要。
第十二實(shí)施例此實(shí)施例涉及如圖52所示的個(gè)人數(shù)字助理(便攜式電話)。在本實(shí)施例中，將第十一實(shí)施例中所準(zhǔn)備的顯示設(shè)備安裝在個(gè)人數(shù)字助理中。
高敏感度的讀出放大器和具有小存儲(chǔ)器單元的DRAM的使用允許在位于顯示部分四周的所謂的邊框部分處形成具有一幀容量的存儲(chǔ)器。即，與安裝有作為分離芯片提供的存儲(chǔ)器芯片的結(jié)構(gòu)相比，可以在更小的空間中實(shí)現(xiàn)幀存儲(chǔ)器。因此，能夠減小個(gè)人數(shù)字助理的尺寸。
第十三實(shí)施例本實(shí)施例涉及多晶硅TFT陣列。圖53A到53H是示出了多晶硅TFT(平面結(jié)構(gòu))陣列的制造方法的截面圖，用于在多晶硅的表面層上形成溝道。
具體地，首先，如圖53A所示，在玻璃襯底10上形成氧化硅層11之后，生長非晶硅12。接下來，通過利用準(zhǔn)分子激光器進(jìn)行退火，使非晶硅變?yōu)槎嗑Ч琛?br> 此外，如圖53B所示，生長膜厚度為10nm的氧化硅層13，并在形成圖案之后，如圖53C所示，以光刻膠14進(jìn)行涂覆，形成圖案，并通過摻雜磷(P)離子，形成n溝道源極和漏極區(qū)域。
此外，如圖53D所示，在生長要作為柵極絕緣膜的、膜厚度為40nm的氧化硅層15之后，生長用于構(gòu)建柵極電極的微晶硅(μ-c-Si)膜16和硅化鎢(WSi)膜17，并按照柵極形式形成圖案。接下來，如圖53E所示，以光刻膠18進(jìn)行涂覆，并形成圖案(對n溝道區(qū)域進(jìn)行掩膜)，并通過摻雜硼(B)，形成p溝道源極和漏極區(qū)域。
接下來，如圖53F和53G所示，在連續(xù)生長層疊氧化物膜和氮化硅膜的膜69之后，打開接觸孔，并通過濺射，形成層疊鋁膜和鈦膜的膜20，并形成圖案。通過這樣形成圖案，形成了外圍電路的CMOS源極和漏極電極、與像素開關(guān)TFT的漏極相連的數(shù)據(jù)線和像素電極的觸點(diǎn)。
接下來，如圖53H所示，形成絕緣膜的氮化硅膜21，打開接觸孔，并將透明電極的ITO(氧化銦錫)22形成為像素電極，并形成圖案。
按照這種方式，通過準(zhǔn)備平面結(jié)構(gòu)的TFT像素開關(guān)，形成TFT陣列。在外圍電路部分中，與類似像素開關(guān)的n溝道TFT一起，通過硼摻雜，形成具有p溝道的TFT，盡管其步驟幾乎與n溝道TFT相同。在圖53H中，從附圖的左側(cè)開始，示出了外圍電路的n溝道TFT、外圍電路的p溝道TFT、像素開關(guān)(n溝道TFT)、存儲(chǔ)電容和像素電極。此外，盡管未示出，在形成DRAM時(shí)，類似于此存儲(chǔ)電容，形成存儲(chǔ)器單元的柵極電極和體(多晶硅層)的電容。
將如圖50所示的、組成了顯示設(shè)備襯底上的電路的TFT準(zhǔn)備為相同處理的TFT，是需要最高電壓的像素開關(guān)能夠進(jìn)行操作的處理。
此外，在此TFT襯底(未示出)上制造形成了圖案的4μm支座，其不僅用作保持間隙的隔板，還向襯底提供了撞擊阻力。此外，在相對襯底(未示出)的像素區(qū)域外部，涂覆紫外固化密封件。
在將TFT襯底與相對襯底進(jìn)行粘接之后，將液晶注入其間。所述晶體材料是向列液晶，通過增加手性液晶與摩擦方向相匹配，將其制成扭轉(zhuǎn)向列(TN)型。
在本實(shí)施例中，能夠?qū)崿F(xiàn)同時(shí)滿足高清晰度、比現(xiàn)有技術(shù)的結(jié)構(gòu)進(jìn)一步多頻音、低成本和低功耗的透射液晶顯示設(shè)備。
盡管在本實(shí)施例中使用準(zhǔn)分子激光器來形成多晶硅層，例如，可以使用其他激光器，如能夠連續(xù)振蕩的CW激光器。
在本實(shí)施例中，可以在與需要高電壓的像素開關(guān)能夠進(jìn)行操作的處理相同的處理中構(gòu)建外圍CMOS電路。
第十四實(shí)施例本實(shí)施例涉及電平移位電路(也被稱為電平轉(zhuǎn)換電路)。圖54示出了本實(shí)施例的電平移位電路的電路結(jié)構(gòu)圖。輸入位于D和XD，其中輸入互補(bǔ)關(guān)系的低電壓邏輯信號(hào)。輸出出現(xiàn)在節(jié)點(diǎn)K，并且邏輯信號(hào)的幅度為高電壓邏輯高電平電源電壓VDDH-VSS。即，通過對低電壓邏輯信號(hào)進(jìn)行幅度放大，輸出高電壓幅度邏輯信號(hào)。
這里，從中去除了復(fù)位操作控制部分(4904)和傳輸控制部分(4905)并通過短路去除開關(guān)S1、S2和S3的、如圖54所示的電路圖與傳統(tǒng)的已知電平移位電路相同。
本實(shí)施例的目標(biāo)是通過將體電位復(fù)位脈沖(5003a和5003b)提供給p溝道MOS晶體管M01(4901a)和M02(4901b)，來控制輸出上升和下降延遲中的不平坦。復(fù)位控制部分(4904)通過節(jié)點(diǎn)A和B，將復(fù)位電壓提供給晶體管M01和M02。此外，在施加復(fù)位的時(shí)間段期間，開關(guān)S1、S2和S3斷開，從而防止漏極電流流向晶體管M01和M02。此外，切斷了流向其他電路部分的電流。這些開關(guān)S1、S2和S3由復(fù)位操作控制部分(4904)通過節(jié)點(diǎn)C進(jìn)行控制，并且在C為高電平時(shí)，斷開開關(guān)S1、S2和S3。
在超過節(jié)點(diǎn)B的部分處，連接有由如鎖存電路(4905)等組成的傳輸控制部分。此傳輸控制部分(4905)由復(fù)位操作控制部分(4904)通過節(jié)點(diǎn)C進(jìn)行控制，并且在C為低電平時(shí)，將節(jié)點(diǎn)B的邏輯值(即高電平或低電平)原樣傳輸?shù)焦?jié)點(diǎn)K，在節(jié)點(diǎn)C上升時(shí)，鎖存節(jié)點(diǎn)B的邏輯值，并在節(jié)點(diǎn)處于高電平的時(shí)間段C中，輸出此鎖存值。
接下來，將參照圖55的時(shí)序圖，對操作進(jìn)行描述。
本實(shí)施例的驅(qū)動(dòng)方法的特征在于在第一時(shí)間段(有效時(shí)間段)(5001)中，輸出所需信號(hào)，從而在第二時(shí)間段(空閑時(shí)間段)(5002)中，在兩個(gè)預(yù)定MOS晶體管(4901a和4901b)的柵極和源極之間、施加不小于MOS晶體管的閾值電壓的階梯波形電壓(5003a和5003b)。
在定時(shí)(4)，將信號(hào)脈沖輸入D。之后，節(jié)點(diǎn)C在時(shí)間段(1)中變?yōu)楦唠娖健Ｓ纱?，斷開S1、S2和S3。此外，對于節(jié)點(diǎn)K，鎖存并輸出節(jié)點(diǎn)B在此之前的低電平。此外，復(fù)位操作控制部分(4904)將電壓VDDH提供給節(jié)點(diǎn)A和節(jié)點(diǎn)B，從而使晶體管M01和M02的VGS變?yōu)?V。然后，在時(shí)間段(2)和時(shí)間段(3)中，將高到導(dǎo)通這些MOS晶體管的程度或更高的體電位復(fù)位脈沖提供給M01和M02的柵極。之后，在C的下降定時(shí)，將復(fù)位操作控制部分(4904)在A和B方面的阻抗設(shè)置為高阻抗。此外，接通開關(guān)S1、S2和S3。由此，在定時(shí)(5)，復(fù)位操作控制部分(4904)進(jìn)行操作，再次將B的值輸出到K。
然后，再次將信號(hào)脈沖提供給D，并根據(jù)其，將電平移位信號(hào)脈沖輸出到K。
可以復(fù)位MOS晶體管體電位，從而能夠校正由于操作歷史而引起的MOS晶體管的特性波動(dòng)，從而能夠穩(wěn)定電平轉(zhuǎn)換電路的操作。具體地，能夠抑制上升和下降時(shí)的波動(dòng)。
第十五實(shí)施例在本實(shí)施例中，準(zhǔn)備鎖存比較器電路。圖56示出了本實(shí)施例的鎖存比較器電路。將開關(guān)S1到S4添加到傳統(tǒng)的抑制鎖存比較器電路中。此外，添加開關(guān)S5(4904b)。
如圖56所示，本鎖存比較器電路包括由MOS晶體管M01(4901b)和M02(4901a)組成的差分放大電路、恒流源Is1、負(fù)載R01和R02、以及用于鎖存來自此差分放大電路的輸出的鎖存電路(4903)。設(shè)置晶體管M05，從而在CLK為高電平時(shí)導(dǎo)通，以便使差分放大電路進(jìn)行操作，以及在CLK為低電平時(shí)截止，以便停止放大操作。這里，XCLK表示CLK的非信號(hào)，以及XOUT表示OUT的非信號(hào)。
而且，所述電路包括開關(guān)S1和S2，用于開路晶體管M01和M02的漏極接線端。而且，所述電路包括開關(guān)S5，用于將VSS提供給晶體管M01和M02的源極接線端。而且，開關(guān)S4和S3用于接通和斷開差分放大電路的輸入端(IN)與晶體管M01和M02的柵極接線端之間的部分。此外，所述電路包括定時(shí)反轉(zhuǎn)器電路CINV01(4904a)，用于將階梯電壓提供給節(jié)點(diǎn)A和節(jié)點(diǎn)B。在此示例中，將CINV01的電源設(shè)置為VDD和VSS。
接下來，將參照圖57所示的本電路的時(shí)序圖，進(jìn)行描述。在CLK為高電平的時(shí)間段A到B(5001)中，MOS晶體管M05導(dǎo)通，而M06截止。此外，由于開關(guān)SW1到SW4接通，而開關(guān)SW5斷開，差分放大電路根據(jù)電壓Vref和提供給IN的電壓進(jìn)行操作，并且輸入電壓的放大電壓出現(xiàn)在OUT和XOUT接線端。
當(dāng)CLK隨后下降時(shí)，由晶體管M03和M04組成的鎖存電路進(jìn)行操作，從而，在先前出現(xiàn)在OUT和XOUT接線端的電壓中，降低較低電壓節(jié)點(diǎn)的電壓，而將較高電壓節(jié)點(diǎn)(此圖中為OUT)升高到VDD。由此，使輸出處于鎖存狀態(tài)。
除了這些操作，在CLK為低的時(shí)間段(5002)中，將體電位復(fù)位脈沖提供給MOS晶體管M01和M02。首先，斷開SW1到SW4，并接通SW5。然后，將高電平提供給ACT，以激活定時(shí)反轉(zhuǎn)器CINV01，并將下降脈沖提供給AIN。由此，將上升脈沖提供給節(jié)點(diǎn)A和B。此時(shí)，由于S5連通，將脈沖VDD-VSS提供給晶體管M01和M02的VGS。
當(dāng)時(shí)鐘隨后上升時(shí)，接通開關(guān)SW1到SW4，斷開SW5，并根據(jù)繼續(xù)操作的下一輸入信號(hào)，重復(fù)比較器操作。
在傳統(tǒng)的鎖存比較器電路中，將不同的電壓應(yīng)力施加到晶體管M01和M02上，從而晶體管M01和M02的閾值電壓發(fā)生動(dòng)態(tài)波動(dòng)。因此，比較器電路的閾值的動(dòng)態(tài)波動(dòng)導(dǎo)致相對誤差較大或輸出根據(jù)滯后現(xiàn)象而發(fā)生波動(dòng)的電路。
在本實(shí)施例中，由于將階梯電壓施加到晶體管M01和M02的VGS上，從而使晶體管M01和M02的體電位被復(fù)位，并復(fù)位了閾值電壓的動(dòng)態(tài)波動(dòng)。因此，能夠獲得具有較小相對誤差或與滯后現(xiàn)象無關(guān)的鎖存比較器電路。
此外，在本實(shí)施例中，在提供體電位復(fù)位脈沖的時(shí)間段期間，鎖存電路保持輸出電壓，通過使S1和S2開路，體電位復(fù)位脈沖不會(huì)影響輸出。
此外，在本實(shí)施例中，由于在輸出已經(jīng)被鎖存且被用在下一級電路中的時(shí)間段中提供體電位復(fù)位脈沖，能夠抑制由于復(fù)位操作而導(dǎo)致的周期的增加。
此外，由于在本實(shí)施例中構(gòu)建了比較器電路，從而作為接通M06的結(jié)果，OUT節(jié)點(diǎn)和XOUT節(jié)點(diǎn)從VDD到VSS全幅振蕩，通過驅(qū)動(dòng)使S1和S2在接通M06之前斷開，可以保持施加到用于檢測較大和較小輸入電壓的M01和M02上的電壓較低。在這樣進(jìn)行驅(qū)動(dòng)的情況下，由于抑制了M01和M02的滯后效應(yīng)，即使在不施加復(fù)位脈沖時(shí)，也能確保所需的精度。
第十六實(shí)施例本實(shí)施例涉及利用差分放大電路的電壓跟隨器電路。圖58示出了本實(shí)施例的電壓跟隨器電路。傳統(tǒng)的已知電壓跟隨器不具有開關(guān)S1和S2，而且在等價(jià)于S1的部分中，輸入節(jié)點(diǎn)IN與M01的柵極相連，以及M02的柵極直接與OUT節(jié)點(diǎn)相連。
在傳統(tǒng)的電壓跟隨器電路中，節(jié)點(diǎn)V和節(jié)點(diǎn)W根據(jù)此電路的輸入具有不同的電壓。因此，根據(jù)輸入電壓的滯后現(xiàn)象，MOS晶體管M01和M02的特性根據(jù)浮置體效應(yīng)發(fā)生不同的波動(dòng)，由此惡化了輸入/輸出特性。
在本發(fā)明的電壓跟隨器電路中，提供了用于在一個(gè)輸入和下一個(gè)輸入之間的時(shí)間段中復(fù)位晶體管M01和M02的體電位的部分(4904)。為了使電路功能與普通電壓跟隨器一樣，開關(guān)S1與A側(cè)相連，開關(guān)S2與C側(cè)相連。為了復(fù)位體電位，開關(guān)S1與B側(cè)相連，開關(guān)S2與D側(cè)相連。然后，利用階梯電壓發(fā)生器電路(4904)，將階梯電壓施加到節(jié)點(diǎn)R上。此時(shí)，提供階梯電壓，從而使晶體管M01和M02的VGS變得不小于這些MOS晶體管的閾值電壓。
盡管已經(jīng)對本實(shí)施例中的電壓跟隨器進(jìn)行了描述，但電路格式并不局限于電壓跟隨器，本發(fā)明可以應(yīng)用于用于執(zhí)行放大操作的一般電路。即，通過施加階梯電壓從而使VGS不小于兩個(gè)MOS晶體管的閾值電壓，能夠復(fù)位這兩個(gè)MOS晶體管的動(dòng)態(tài)波動(dòng)。
此外，作為將本發(fā)明的電壓跟隨器電路應(yīng)用于如圖50所示的DAC電路的輸出級的結(jié)果，改善了顯示部分的圖像質(zhì)量。
由于將使得MOS晶體管M01和M02的VGS不小于閾值電壓的階梯電壓施加到MOS晶體管M01和M02上，復(fù)位了這些MOS晶體管的體電位。
由此，改善了電壓跟隨器電路由于操作歷史而發(fā)生的偏移，從而改善了電壓跟隨器的輸入/輸出特性的惡化。由此，改善了將本電壓跟隨器電路應(yīng)用于如圖50所示的DAC電路的輸出級的顯示設(shè)備的圖像質(zhì)量。
第十七實(shí)施例本實(shí)施例涉及源極跟隨器電路。圖59示出了電路結(jié)構(gòu)。將開關(guān)S1與A側(cè)相連且接通開關(guān)S2以進(jìn)行操作，允許本電路作為與傳統(tǒng)已知源極跟隨器一樣的源極跟隨器進(jìn)行操作。
MOS晶體管M01的漏極和源極之間的電壓(VDS)根據(jù)源極跟隨器的輸入電壓而波動(dòng)。于是，M01的體電位據(jù)此動(dòng)態(tài)波動(dòng)。由此，本發(fā)明人已經(jīng)發(fā)現(xiàn)晶體管M01的MOS晶體管特性動(dòng)態(tài)波動(dòng)，而且傳統(tǒng)源極跟隨器的輸入/輸出特性根據(jù)滯后現(xiàn)象而變化。
為了解決此問題，將體電位復(fù)位脈沖施加在晶體管M01的柵極和源極之間。用于施加體電位復(fù)位脈沖的階梯波形電壓源(4904)與節(jié)點(diǎn)R相連。此外，設(shè)置開關(guān)S2，以防止電流在復(fù)位時(shí)流經(jīng)晶體管M01。
接下來，將參照圖60所示的時(shí)序圖，對驅(qū)動(dòng)方法進(jìn)行描述。在時(shí)序圖的時(shí)間段(1)到(2)中，本發(fā)明作為利用晶體管M01作為放大元件的源極跟隨器進(jìn)行操作。即，S1與A側(cè)相連，S2接通(閉合)。在時(shí)序圖的時(shí)間段(2)到(3)中，將體電位復(fù)位脈沖施加到晶體管M01上。即，在此時(shí)間段中，SW1與B側(cè)相連，由此晶體管M01的柵極電壓與階梯波形電壓源(4904)相連。此外，開關(guān)S2斷開(開路)，從而防止電流在復(fù)位時(shí)流入晶體管M01。在隨后的時(shí)間段(3)到(4)中，再次作為源極跟隨器電路進(jìn)行操作。
此外，作為將本源極跟隨器電路應(yīng)用于如圖50所示的DAC電路的輸出級的結(jié)果，改善了顯示部分的圖像質(zhì)量。
由于在MOS晶體管的柵極和源極之間施加了使VGS高于此MOS晶體管的閾值電壓的階梯電壓，體電位被復(fù)位。由此，能夠抑制源極跟隨器電路的輸入/輸出特性由于該電路的操作歷史而發(fā)生波動(dòng)。
由此，改善了將本源極跟隨器電路應(yīng)用于如圖50所示的DAC電路的輸出級的顯示設(shè)備的圖像質(zhì)量。
此外，由于在施加體電位復(fù)位脈沖時(shí)開關(guān)S2斷開，能夠抑制消耗電流的增加。
其他實(shí)施例通過使用與第一實(shí)施例到第十實(shí)施例以及第十四實(shí)施例到第十七實(shí)施例所描述的電路互補(bǔ)的電路及與之對應(yīng)的驅(qū)動(dòng)方法(其中通過互換n溝道MOS晶體管和p溝道MOS晶體管來反轉(zhuǎn)電源和復(fù)位脈沖電壓的正負(fù)的電路和驅(qū)動(dòng)方法)，也能夠獲得本發(fā)明的效果。
根據(jù)本發(fā)明的實(shí)施例，已經(jīng)描述了將幅度為0V到Vrst的復(fù)位脈沖電壓提供給預(yù)定MOS晶體管的VGS的示例。這里，即使在較低的電壓并非0V時(shí)，也能獲得本發(fā)明的效果。即，只要較低的電壓低于MOS晶體管的閾值，就能獲得本發(fā)明的效果。
權(quán)利要求
1.一種半導(dǎo)體器件，包括由MOS晶體管組成的電路，所述MOS晶體管包括設(shè)置在絕緣層上的、具有邊界的半導(dǎo)體層作為溝道，所述電路用于在第一時(shí)間段中，輸出所需信號(hào)；以及階梯波形電壓施加部分，用于在第二時(shí)間段中，在所述電路中的預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
2.一種半導(dǎo)體器件，包括由MOS晶體管組成的電路，所述MOS晶體管包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，用于在第一時(shí)間段中，輸出所需信號(hào)；以及電壓施加部分，用于在第二時(shí)間段中、在所述電路中的預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的電壓預(yù)定次數(shù)。
3.一種用于驅(qū)動(dòng)半導(dǎo)體器件的方法，所述半導(dǎo)體器件具有由MOS晶體管組成的第一電路，所述MOS晶體管包括設(shè)置在絕緣層上的、具有邊界的半導(dǎo)體層作為溝道，其中在第一時(shí)間段中，使所述第一電路輸出除所述第一電路以外的其他電路所需的信號(hào)；以及在第二時(shí)間段中，在所述第一電路中的預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
4.一種用于驅(qū)動(dòng)半導(dǎo)體器件的方法，所述半導(dǎo)體器件具有由MOS晶體管組成的第一電路，所述MOS晶體管包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，其中在第一時(shí)間段中，使所述第一電路輸出除所述第一電路以外的其他電路所需的信號(hào)；以及在第二時(shí)間段中，在所述第一電路中的預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的電壓預(yù)定次數(shù)。
5.一種半導(dǎo)體器件，具有MOS晶體管，所述MOS晶體管包括設(shè)置在絕緣層上的、具有邊界的半導(dǎo)體層作為溝道，其中所述半導(dǎo)體器件具有體電位復(fù)位部分，用于通過在預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)，將所述MOS晶體管的體電位改變到預(yù)定電位。
6.一種半導(dǎo)體器件，具有MOS晶體管，所述MOS晶體管包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，其中所述半導(dǎo)體器件具有滯后現(xiàn)象抑制部分，用于通過在預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的電壓，抑制所述MOS晶體管的滯后現(xiàn)象。
7.一種半導(dǎo)體器件，具有MOS晶體管，所述MOS晶體管包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，其中所述半導(dǎo)體器件具有體電位復(fù)位部分，用于通過在預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的電壓，將所述MOS晶體管的體電位改變到預(yù)定電位。
8.一種半導(dǎo)體器件，具有檢測電路，所述檢測電路包括MOS晶體管作為組件，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述檢測電路用于檢測施加到要配對的MOS晶體管的柵極上的較大和較小電壓，作為配對MOS晶體管的導(dǎo)電性差異，其中設(shè)置階梯波形電壓施加部分，用于在所述檢測電路的所述配對MOS晶體管中的每一個(gè)的柵極和源極之間、施加不小于所述配對MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
9.一種通過交叉連接第一和第二MOS晶體管構(gòu)建的鎖存電路，所述第一和第二MOS晶體管包含設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，其中設(shè)置第一階梯波形電壓施加部分，用于在所述第一MOS晶體管的柵極和源極之間、施加不小于所述第一MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)；以及第二階梯波形電壓施加部分，用于在所述第二MOS晶體管的柵極和源極之間、施加不小于所述第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
10.一種通過交叉連接第一和第二MOS晶體管構(gòu)建的鎖存電路，所述第一和第二MOS晶體管包含設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，其中設(shè)置階梯波形電壓施加部分，用于在所述第一和第二MOS晶體管的柵極和源極之間、施加不小于第一和第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
11.一種用于驅(qū)動(dòng)通過交叉連接第一和第二MOS晶體管構(gòu)建的鎖存電路的方法，所述第一和第二MOS晶體管包含設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述方法包括以下步驟在所述第一MOS晶體管的柵極和源極之間、施加不小于所述第一MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)；在所述第二MOS晶體管的柵極和源極之間、施加不小于所述第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)；以及在這些步驟之后，將電位差作為輸入提供給所述鎖存電路，以執(zhí)行鎖存操作。
12.一種用于驅(qū)動(dòng)通過交叉連接第一和第二MOS晶體管構(gòu)建的鎖存電路的方法，所述第一和第二MOS晶體管包含設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述方法包括以下步驟在所述第一和第二MOS晶體管的柵極和源極之間、施加不小于所述第一和第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)；以及之后，將電位差作為輸入提供給所述鎖存電路，以執(zhí)行鎖存操作。
13.一種半導(dǎo)體器件，具有由MOS晶體管組成的第一電路，所述MOS晶體管包括具有設(shè)置在絕緣層上的邊界的半導(dǎo)體層作為溝道；第二電路，用于使用由所述第一電路在第一時(shí)間段中產(chǎn)生的信號(hào)，以及不使用由所述第一電路在第二時(shí)間段中產(chǎn)生的信號(hào)；設(shè)置在第一電路和第二電路之間的傳輸控制部分，用于在所述第一時(shí)間段中啟用所述第一電路和所述第二電路之間的信號(hào)傳輸，以及在所述第二時(shí)間段中禁用所述信號(hào)傳輸；以及階梯波形電壓施加部分，用于在所述第一電路中的預(yù)定MOS晶體管的柵極和源極之間、施加不小于所述MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
14.一種半導(dǎo)體器件，包括第一和第二MOS晶體管，所述第一和第二MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述半導(dǎo)體器件具有如下電路結(jié)構(gòu)所述第一MOS晶體管與所述第二MOS晶體管的源極相連，所述第一MOS晶體管的柵極、所述第二MOS晶體管的漏極和階梯波形電壓施加部分通過第一開關(guān)相連，所述第二MOS晶體管的柵極、所述第一MOS晶體管的漏極和所述階梯波形電壓施加部分通過第二開關(guān)相連，所述第一MOS晶體管的柵極和漏極通過第三開關(guān)相連，以及所述第二MOS晶體管的柵極和漏極通過第四開關(guān)相連。
15.一種讀出放大器電路，由MOS晶體管組成，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，用于放大兩個(gè)節(jié)點(diǎn)之間的較大和較小電位并進(jìn)行鎖存，其中所述讀出放大器電路具有傳輸控制部分，具有第一和第二鎖存電路，用于啟用或禁用所述第一和第二鎖存電路中的至少一個(gè)與所述兩個(gè)節(jié)點(diǎn)中任意一個(gè)之間的信號(hào)傳輸。
16.根據(jù)權(quán)利要求11所述的讀出放大器電路，其特征在于所述第一鎖存電路的輸出電壓幅度小于第二鎖存電路的輸出電壓幅度。
17.一種半導(dǎo)體器件，具有由MOS晶體管組成的第一電路和第二電路，所述MOS晶體管包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，其中所述第一電路通過傳輸控制部分與所述第二電路相連，所述傳輸控制部分用于不將所述第二電路中產(chǎn)生的高電壓施加到所述第一電路的MOS晶體管上。
18.一種讀出放大器電路，包括通過交叉連接第一和第二MOS晶體管構(gòu)建的第一鎖存電路，所述第一和第二MOS晶體管包含設(shè)置在絕緣層上的半導(dǎo)體層作為溝道；兩個(gè)節(jié)點(diǎn)，通過用于在第一時(shí)間段中啟用信號(hào)傳輸而在第二時(shí)間段中禁用信號(hào)傳輸?shù)膫鬏斂刂撇糠峙c所述第一鎖存電路相連；與所述兩個(gè)節(jié)點(diǎn)相連的第二鎖存電路；以及階梯波形施加部分，用于在第二時(shí)間段中、在所述第一和第二MOS晶體管的柵極和源極之間、施加不小于所述第一和第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
19.一種存儲(chǔ)器電路，包括傳輸控制部分，具有包括第一和第二MOS晶體管的第一鎖存型讀出放大器電路和第二鎖存型讀出放大器電路，所述第一和第二MOS晶體管包含設(shè)置在絕緣體上的半導(dǎo)體層作為溝道，所述傳輸控制部分用于在第一時(shí)間段中啟用所述第一鎖存型讀出放大器電路和位線對之間的信號(hào)傳輸，以及在第二時(shí)間段中禁用所述信號(hào)傳輸；與所述位線中的至少一個(gè)相連的預(yù)充電電路；與所述位線中的至少一個(gè)相連的存儲(chǔ)器單元；以及階梯波形施加部分，用于在第二時(shí)間段中、在所述第一鎖存型讀出放大器中的所述第一和第二MOS晶體管的柵極和源極之間、施加不小于所述第一和第二MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
20.一種差分放大電路，包括MOS晶體管作為組件，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，所述差分放大電路用于放大施加到要配對的MOS晶體管的柵極上的較大和較小電壓，作為配對MOS晶體管的導(dǎo)電性差異，其中設(shè)置階梯波形電壓施加部分，用于在所述配對MOS晶體管中的每一個(gè)的柵極和源極之間、施加不小于所述配對MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
21.一種構(gòu)建在包括MOS晶體管的差分放大電路中的電壓跟隨器電路，所述MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，用于通過將來自所述差分放大電路的輸出輸入所述配對MOS晶體管的柵極之一，放大施加到要配對的MOS晶體管的柵極上的較大和較小電壓，作為配對MOS晶體管的導(dǎo)電性差異，其中設(shè)置階梯波形電壓施加部分，用于在所述配對MOS晶體管中的每一個(gè)的柵極和源極之間、施加不小于所述配對MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
22.一種源極跟隨器電路，被構(gòu)建為包括第一MOS晶體管，所述第一MOS晶體管包括設(shè)置在絕緣層上的半導(dǎo)體層作為溝道，其中設(shè)置階梯波形電壓施加部分，用于在第一周期中，輸出所需信號(hào)，以及在第二周期中，在所述第一MOS晶體管的柵極和源極之間、施加不小于所述第一MOS晶體管的閾值電壓的階梯波形電壓預(yù)定次數(shù)。
23.根據(jù)權(quán)利要求1、2、5、6、7、8、13、14或17之一所述的半導(dǎo)體電路，其特征在于在相同的襯底上形成顯示部分，通過將像素按照矩陣形式排列在多條數(shù)據(jù)線與多條掃描線之間的交點(diǎn)處來構(gòu)建；和存儲(chǔ)器，用于存儲(chǔ)與要顯示在所述顯示部分上的信息相對應(yīng)的數(shù)據(jù)。
24.一種顯示設(shè)備，具有顯示部分，通過將像素按照矩陣形式排列在多條數(shù)據(jù)線與多條掃描線之間的交點(diǎn)處來構(gòu)建；和存儲(chǔ)器，用于存儲(chǔ)與要顯示在所述顯示部分上的信息相對應(yīng)的數(shù)據(jù)，形成在與形成所述顯示部分相同的襯底上，其中所述存儲(chǔ)器包括根據(jù)權(quán)利要求9、10、15、18或19之一所述的電路作為組件。
25.一種顯示設(shè)備，具有顯示部分，通過將像素按照矩陣形式排列在多條數(shù)據(jù)線與多條掃描線之間的交點(diǎn)處來構(gòu)建；和數(shù)字/模擬轉(zhuǎn)換電路，用于在接收到由較高級別的設(shè)備提供的數(shù)字信號(hào)顯示數(shù)據(jù)時(shí)，將所述數(shù)字信號(hào)顯示數(shù)據(jù)轉(zhuǎn)換為模擬電壓信號(hào)，其中所述數(shù)字/模擬轉(zhuǎn)換電路包括根據(jù)權(quán)利要求20、21或22之一所述的電路作為組件。
26.一種個(gè)人數(shù)字助理，配備有根據(jù)權(quán)利要求23所述的顯示設(shè)備。
27.一種個(gè)人數(shù)字助理，配備有根據(jù)權(quán)利要求24所述的顯示設(shè)備。
28.一種個(gè)人數(shù)字助理，配備有根據(jù)權(quán)利要求25所述的顯示設(shè)備。
29.一種MOS晶體管，包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，其中在所述MOS晶體管上設(shè)置體觸點(diǎn)。
30.一種MOS晶體管，包括設(shè)置在絕緣層上的、具有晶粒邊界的半導(dǎo)體層作為溝道，其中在所述MOS晶體管上設(shè)置背柵極。
全文摘要
通過抑制由于發(fā)生在利用具有浮置體的MOS晶體管的電路中的滯后效應(yīng)所引起的操作故障，提供了一種電特性優(yōu)異的器件。此外，改善了包括這些MOS晶體管作為組件的讀出放大器電路和鎖存電路的敏感度。在第一時(shí)間段(有效時(shí)間段)中，使用MOS晶體管的電特性，輸出除第一電路以外的其他電路所需的信號(hào)，以及在除第一時(shí)間段以外的第二時(shí)間段(空閑時(shí)間段)中，在MOS晶體管的柵極和源極之間，施加不小于這些MOS晶體管的閾值電壓的階梯波形電壓。
文檔編號(hào)G09G3/20GK1750074SQ2005101041
公開日2006年3月22日 申請日期2005年9月19日 優(yōu)先權(quán)日2004年9月17日
發(fā)明者芳賀浩史, 音瀨智彥, 淺田秀樹, 野中義弘, 是成貴弘, 高取憲一 申請人:日本電氣株式會(huì)社, Nec液晶技術(shù)株式會(huì)社