專利名稱：Dram控制裝置以及dram控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種為進(jìn)行例如圖形處理，而控制具有突發(fā)式傳輸功能的DRAM(Dynamic Random Access Memory)的訪問控制技術(shù)。
背景技術(shù)：
至今的圖形處理裝置中，為了降低成本，主流是不采用專用的圖像存儲器，幀緩沖區(qū)在SDRAM(Synchronous DRAM，同步DRAM)中與其它處理數(shù)據(jù)一起存儲。這種情況下，將圖形數(shù)據(jù)寫入幀緩沖區(qū)時，運(yùn)算圖形數(shù)據(jù)的像素位置和像素數(shù)據(jù)，并將像素數(shù)據(jù)寫入與像素位置相應(yīng)的SDRAM內(nèi)的幀緩沖區(qū)。另一方面，在將幀緩沖區(qū)的繪圖數(shù)據(jù)在顯示裝置上顯示時，與顯示畫面的光柵掃描同步，依次讀取各像素位置的像素數(shù)據(jù)并顯示。
這樣，由于低成本化，在通常的數(shù)據(jù)區(qū)和幀緩沖區(qū)與SDRAM共存的情況下，SDRAM訪問的帶寬越來越增大了。
SDRAM具有這樣的長處在按地址順序訪問時，能夠根據(jù)突發(fā)傳輸功能削減訪問時的資源消耗。與此相反，存在這樣的缺點(diǎn)在按與地址順序不同的方式進(jìn)行訪問時，在每次訪問時需要將預(yù)充電命令和有效命令輸入到SDRAM。因此，在進(jìn)行顯示處理或?qū)懭攵鄠€線段數(shù)據(jù)處理等情況下，如果地址和像素數(shù)據(jù)只是單純的一對一關(guān)系，很明顯會發(fā)生很大資源消耗。
接著來說明關(guān)于解決這個問題的以往技術(shù)。
以下，作為DRAM，就以內(nèi)置4個存儲單元的SDRAM為例進(jìn)行說明。這里假定的SDRAM，數(shù)據(jù)線寬度為32位，每1個行地址的列地址數(shù)為256列。還有，作為命令的執(zhí)行間隔條件(tRRD)，是指有效命令在空出一個循環(huán)后而必須執(zhí)行這樣的條件。然后，作為SDRAM的控制信號的CS(片選信號)、CKE(時鐘有效信號)以負(fù)邏輯來說明。
而且，本說明書的說明中，將選擇內(nèi)置DRAM的某存儲單元的某行地址，記為“使行地址有效”。而且，對于DRAM，為進(jìn)行某動作而輸入的控制信號組記為“命令”。例如，為使某行地址有效而輸入到DRAM的控制信號組記著“有效命令”。
圖20為以往的DRAM控制裝置的概略構(gòu)成，圖21為表示圖20的接口部120的內(nèi)部構(gòu)成框圖。圖20中，101A為第1個SDRAM(SDRAM1)，101B為訪問第2個SDRAM(SDRAM2)，102為訪問第1以及第2個SDRAM101A、101B的微處理器。而且，CS1、CS2為片選信號、CKE為時鐘有效信號、RAS、CAS、WE為執(zhí)行命令的控制信號，BA為存儲單元選擇信號。
圖22為圖20以及圖21的構(gòu)成中幀緩沖區(qū)的地址映射的一例。在圖22中，例如表示(SDRAM、Bank0、Row2)的1劃分表示一個繪圖塊BL，具有一個行地址所指的存儲容量。這里，1個行地址含有占256列地址大小的容量。
圖23為1個繪圖塊中的地址映射的詳細(xì)圖。圖23的例中，1個繪圖塊中含有的256列地址按橫8列，縱32行的2維映射。1個列地址具有32位的存儲元件。因此，在1個像素占8位的繪圖數(shù)據(jù)的情況下，1個列地址中能夠存儲4個像素的量的繪圖數(shù)據(jù)。
關(guān)于圖20以及圖21的以往構(gòu)成中訪問的動作進(jìn)行說明。
(1)進(jìn)行顯示處理的情況(圖24)(步驟1)接口部120中，CPU201，在圖形參數(shù)寄存器203中，設(shè)置傳輸開始坐標(biāo)、幀號碼、繪圖數(shù)據(jù)信息(色深、矩形/行)、橫幅字?jǐn)?shù)、以及縱寬行數(shù)。
(步驟2)CPU201向控制器205，輸出表示傳輸要求的請求信號。
(步驟3)控制器205，首先將接收傳輸要求的響應(yīng)信號輸出到CPU201。其次，參照圖形參數(shù)寄存器203，從橫幅字?jǐn)?shù)和縱寬行數(shù)，決定哪4個存儲單元為有效。這里，(SDRAM1、Bank0、Row0)、(SDRAM1、Bank1、Row0)、(SDRAM1、Bank2、Row1)、(SDRAM1、Bank3、Row1)分別為有效。然后，參照有效行地址存儲部207查找現(xiàn)在的有效存儲單元，判斷是否有必要發(fā)出預(yù)充電命令/有效命令。這里，為不需要發(fā)出。
(步驟4)2維的地址生成部204參照圖形參數(shù)寄存器203，從傳輸開始坐標(biāo)、幀號碼以及繪圖數(shù)據(jù)信息，算出在SDRAM上開始寫入的地址，將算出的存儲單元Bank、行地址Row、以及列地址Col，輸出到地址及控制信號輸出部208。
(步驟5)控制器205，如圖24(b)所示，開始狀態(tài)遷移用于生成對SDRAM1的控制信號。例如，在周期T1，向地址及控制信號輸出部208指示生成有效命令。
(步驟6)地址及控制信號輸出部208，首先判斷從2維地址生成部204輸出的行地址Row中，是否向SDRAM1或者SDRAM2中的哪一個寫入，根據(jù)該判別結(jié)果生成片選信號CS1、CS2。然后，從2維地址生成部204中輸出的存儲單元Bank以及行地址Row中，輸出用于使(SDRAM1、Bank0、Row0)有效的有效命令(控制信號RAS、CAS、WE)。
(步驟7)接著，隨著間隔條件tRRD的執(zhí)行，在周期T3中，輸出用于使(SDRAM1、Bank0、Row0)有效的有效命令。
(步驟8)在周期T4的時刻，由于對周期T1滿足執(zhí)行間隔條件tRRD，因此可執(zhí)行讀取命令，因此，輸出(SDRAM1、Bank0、Row0)的讀取命令。
(步驟9)接著，在周期T5、T7中，輸出用于有效(SDRAM1、Bank2、Row1)，(SDRAM1、Bank3、Row1)的有效命令。
(步驟10)
在周期T12中，輸出(SDRAM1、Bank1、Row0)的讀取命令。以下，訪問移動到(SDRAM1、Bank2、Row1)，在(SDRAM1、Bank3、Row1)時，也同樣輸出讀取命令。
(步驟11)在周期S1、S3中，分別執(zhí)行(SDRAM1、Bank0)的預(yù)充電命令，和(SDRAM1、Bank0、Row2)的有效命令。
(步驟12)在周期S5中，執(zhí)行(SDRAM1、Bank0、Row2)的讀取命令。
這樣，根據(jù)SDRAM的突發(fā)式傳輸功能，可一邊進(jìn)行讀取動作，一邊重疊執(zhí)行預(yù)充電命令和有效命令。因此，該處理中，在訪問存儲單元時也不會產(chǎn)生資源消耗。
在線段數(shù)據(jù)寫入的情況下(圖25)如圖25所示，說明關(guān)于連續(xù)2個線段數(shù)據(jù)(線段1，2)再寫入的動作。
在T1、T3中，分別使(SDRAM1、Bank0、Row0)、(SDRAM1、Bank3、Row0)有效。關(guān)于有效時的動作，與上述的顯示處理的說明同樣。
然后，在周期T4～T8中，在(SDRAM1、Bank0、Row0)的繪圖塊內(nèi)寫入線段1的線段數(shù)據(jù)。而且，在周期T9～T15中，向(SDRAM1、Bank3、Row0)的繪圖塊內(nèi)寫入線段2的線段數(shù)據(jù)。這種情況下，由于寫入列地址不連續(xù)，因此必須每隔一個數(shù)據(jù)輸出一個列地址。
根據(jù)上述的構(gòu)成和動作，能夠得到以下的效果。
(1)在水平方向讀取幀緩沖區(qū)時，不會產(chǎn)生資源消耗。其結(jié)果，削減了顯示處理的訪問時間。
(2)這里省略說明，在寫入大小比較大的矩形數(shù)據(jù)時，通過利用SDRAM的突發(fā)傳輸功能，由于與水平方向的讀取動作同樣也可以流水線訪問，因此仍然不會產(chǎn)生資源消耗。
(3)在寫入很短的線段數(shù)據(jù)或很小的矩形時，其集合在同一行地址內(nèi)的幾率較高，其結(jié)果，在寫入一個繪圖數(shù)據(jù)期間，不會產(chǎn)生資源消耗。
即，根據(jù)上述的構(gòu)成和動作，以往的訪問幀緩沖區(qū)的帶寬增大這樣的問題，得到某種程度上的解決了。
但是，以往的技術(shù)中，通過處理，在DRAM的訪問時有時存在會產(chǎn)生很大的開銷的情況，殘留這樣的問題，作為上述問題的解決方法，仍然不盡人意。
圖26，表示幀緩沖區(qū)中繪圖橫幅2個字之多，縱3行的矩形(矩形1、矩形2)的動作。如圖26(a)所示，矩形1，橫跨4個繪圖塊(SDRAM1、Bank0、Row0)、(SDRAM1、Bank1、Row0)、(SDRAM1、Bank2、Row0)、(SDRAM1、Bank3、Row0)，矩形2，橫跨4個繪圖塊(SDRAM1、Bank1、Row1)、(SDRAM1、Bank2、Row2)、(SDRAM1、Bank3、Row4)、(SDRAM1、Bank0、Row5)。
如圖26(b)所示，在連續(xù)寫入矩形1和矩形2的情況下，也要花費(fèi)T1～T24的24個周期。這種情況下，產(chǎn)生資源消耗的原因之一，是由于矩形的橫幅較短需要在每個周期連續(xù)執(zhí)行寫入命令，不能使預(yù)充電命令和有效命令與寫入命令重疊執(zhí)行。
圖27表示向幀緩沖區(qū)在垂直方向?qū)懭刖€段數(shù)據(jù)(線段3)的動作。如圖27(a)所示，線段3，橫跨3個繪圖塊(SDRAM1、Bank0、Row0)、(SDRAM1、Bank2、Row0)、(SDRAM1、Bank0、Row3)。
如圖27(b)所示，例如周期S3、S5所示，會產(chǎn)生不能寫入數(shù)據(jù)的周期。這種情況下，產(chǎn)生開銷的原因之一，是與圖26的情況同樣，需要連續(xù)每個周期之后執(zhí)行寫入命令，不能使預(yù)充電命令和有效命令預(yù)寫入命令重疊執(zhí)行。
而且，以往的例中，從圖20的構(gòu)成可以看出，在應(yīng)該增加SDRAM的容量而連接多個SDRAM的情況下，片選信號以外的信號線，為所有的SDRAM所共用的。為此，刷新動作必須對于所有的SDRAM同時進(jìn)行。在該刷新動作期間，對于各SDRAM能夠進(jìn)行讀取動作和寫入動作。而且，處理數(shù)據(jù)的量傾向于不斷增大。隨之SDRAM的容量也增加了，因此，SDRAM的訪問帶寬中刷新時間也增大。
專利文獻(xiàn)1特開2002-244920號公報，專利文獻(xiàn)2特開平7-248963號公報，專利文獻(xiàn)3特開平8-50573號公報。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明目的在于，在采用具有突發(fā)式傳輸功能的DRAM作為幀緩沖區(qū)，進(jìn)行圖形處理的DRAM控制中，例如，在利用跨繪圖塊的處理或者多個幀緩沖區(qū)的處理時，減少資源消耗，使DRAM的訪問所需要的周期數(shù)比以往要少。
為解決上述課題，本發(fā)明之一，作為DRAM控制裝置，包含具有突發(fā)式傳輸功能的多個DRAM；將由2維配置的多個繪圖塊組成的幀緩沖區(qū)分配給上述多個DRAM，依據(jù)圖形處理訪問上述多個DRAM的接口部，其中，上述接口部備有突發(fā)傳輸控制部，該突發(fā)傳輸控制部是關(guān)于上述幀緩沖區(qū)的至少一部分，在鄰接的上述繪圖塊中分配不同的上述DRAM，并且，具有對于上述多個DRAM分別地輸出停止突發(fā)式傳輸?shù)男盘枴?br> 根據(jù)該發(fā)明，在進(jìn)行如繪圖塊邊界附近的矩形寫入這樣，跨過鄰接的繪圖塊的處理之時，給這些鄰接的繪圖塊分配不同的DRAM時，例如根據(jù)對于各DRAM交互地執(zhí)行有效命令，能夠減小源于執(zhí)行間隔條件的命令執(zhí)行等待周期。而且，突發(fā)傳輸控制部，由于對于DRAM分別輸出停止突發(fā)傳輸?shù)男盘?，在跨越繪圖塊的邊界時，能夠確切地阻止對之前的繪圖塊分配的DRAM的寫入或讀取，就不需要有用于阻止突發(fā)傳輸?shù)闹芷凇＿@樣，能夠減少跨過繪圖塊時的資源消耗，能夠以比以往少的周期數(shù)執(zhí)行DRAM的訪問。
然后，在上述發(fā)明之一中，上述多個DRAM，含有第1和第2個DRAM，上述接口部，優(yōu)選對上述幀緩沖區(qū)的各繪圖塊，以方格狀，分配上述第1以及第2個DRAM。
而且，上述發(fā)明之一中，優(yōu)選上述接口部，具有地址控制部，對于上述多個DRAM，分別地輸出存儲單元選擇信號以及地址信號。
還有，上述接口部，關(guān)于上述幀緩沖區(qū)的至少一部分，對鄰接的上述繪圖塊，分別分配不同的上述DRAM中行地址的差為0或者1的區(qū)域，上述地址控制部，優(yōu)選對每個DRAM分別地輸出上述地址信號的第0位，剩下的位共同輸出給各DRAM。
加之，在上述發(fā)明之一中，上述接口部優(yōu)選具有命令控制部，該命令控制部對于上述多個DRAM，可分別地執(zhí)行控制命令。
進(jìn)一步，上述命令控制部，優(yōu)選在對于上述多個DRAM中的一個DRAM執(zhí)行讀取或者寫入的命令的周期中，對其它的DRAM可執(zhí)行預(yù)充電命令的構(gòu)成。并且，上述命令控制部，優(yōu)選在執(zhí)行預(yù)充電命令的同時，可輸出預(yù)充電信號構(gòu)成。
還有，在上述發(fā)明之一中，上述接口部，優(yōu)選具有讀取控制部，對于上述多個DRAM，分別地控制讀數(shù)據(jù)的有效、無效。
而且，本發(fā)明之二，作為DRAM控制裝置，包含具有突發(fā)式傳輸功能的多個DRAM；和接口部，將由2維配置的多個繪圖塊組成的多個幀緩沖區(qū)，分別分配給上述多個DRAM中的任何一個，并依據(jù)圖形處理，訪問上述多個DRAM。其中，上述接口部具有突發(fā)傳輸控制部，該突發(fā)傳輸控制部對上述多個幀緩沖區(qū)分別分配不同的上述DRAM，并且，對于上述多個DRAM，分別地輸出使突發(fā)傳輸停止的信號。
根據(jù)本發(fā)明，進(jìn)行利用多個緩沖區(qū)處理之時，由于對這些多個幀緩沖區(qū)分配不同的DRAM，例如將有效命令對各個DRAM交互地執(zhí)行，由此就能夠減少由執(zhí)行間隔條件而引起的命令執(zhí)行等待周期。并且，突發(fā)傳輸控制部，由于對于DRAM分別地輸出使突發(fā)傳輸停止的信號，在切換幀緩沖區(qū)時，能夠可靠地停止分配給幀緩沖區(qū)的DRAM的寫入或者讀取，因此就不需要有停止突發(fā)傳輸?shù)闹芷?。這樣，能夠減少利用多個緩沖區(qū)時的資源消耗，能夠以比以往少的周期數(shù)執(zhí)行DRAM的訪問。
本發(fā)明之三，作為上述發(fā)明之一中的DRAM控制裝置中的控制方法，包含步驟1，上述接口部，接受分別鄰接的且上述多個DRAM含有的第1以及第2個DRAM被分別分配了的，橫跨第1以及第2個繪圖塊的圖形處理命令；步驟2，上述接口部，依據(jù)上述命令，對于上述第1個DRAM，發(fā)出與上述第1繪圖塊對應(yīng)的領(lǐng)域的突發(fā)寫入或者讀取的指示；步驟3，上述接口部，依據(jù)上述命令，對于上述第2個DRAM，發(fā)出與上述第2個繪圖塊對應(yīng)的領(lǐng)域的突發(fā)寫入或者讀取的指示，同時上述突發(fā)傳輸控制部，對于上述第1個DRAM，輸出使突發(fā)傳輸停止的信號。
本發(fā)明之四，作為上述發(fā)明之二中的DRAM控制裝置中的控制方法，包含步驟1，上述接口部接受圖形處理的命令，該圖形處理的命令用于對第1以及第2個幀緩沖區(qū)進(jìn)行圖形處理，該第1以及第2個幀緩沖區(qū)分配給上述多個DRAM中所含有的第1以及第2個DRAM；步驟2，上述接口部，依據(jù)上述命令，對于上述第1個DRAM，發(fā)出執(zhí)行上述第1個幀緩沖區(qū)中的處理對象部分的突發(fā)寫入或者讀取的指示；步驟3，上述接口部，依據(jù)上述命令，對于上述第2個DRAM，發(fā)出執(zhí)行上述第2個幀緩沖區(qū)的處理對象部分的突發(fā)寫入或者讀取的指示，同時上述突發(fā)傳輸控制部，對于上述第1個DRAM，輸出停止突發(fā)傳輸?shù)男盘枴?br> (發(fā)明效果)如上根據(jù)本發(fā)明，在跨過繪圖塊的處理，和利用多個幀緩沖區(qū)的處理時，DRAM的訪問所需要的周期數(shù)比以往少。


圖1是本發(fā)明的第1實(shí)施方式的DRAM控制裝置的概略構(gòu)成。
圖2表示圖1的接口部的構(gòu)成框圖。
圖3是幀緩沖區(qū)的地址映射的一例。
圖4是表示圖3的圖形處理一例的圖。
圖5是表示圖1以及圖2構(gòu)成的動作的時序圖。
圖6是第1實(shí)施方式的變形例的DRAM控制裝置的概略構(gòu)成。
圖7是表示圖6的接口部的構(gòu)成的框圖。
圖8是表示圖6以及圖7構(gòu)成的動作的時序圖。
圖9是采用了4個DRAM的地址映射的一例。
圖10是表示本發(fā)明的第2實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。
圖11是表示圖10的接口部構(gòu)成的框圖。
圖12是圖10和圖11構(gòu)成的動作的時序圖。
圖13是使多個幀緩沖區(qū)映射到不同的DRAM的一例。
圖14是表示本發(fā)明的第3實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。
圖15是表示圖14的接口部構(gòu)成的框圖。
圖16是圖14以及圖15構(gòu)成的動作的時序圖。
圖17是幀緩沖區(qū)的地址映射的其它例。
圖18是表示本發(fā)明的第4實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。
圖19是表示圖18的接口部構(gòu)成的框圖。
圖20是以往的DRAM控制裝置的概略構(gòu)成圖。
圖21是表示圖20的接口部的內(nèi)部構(gòu)成的圖。
圖22是以往的幀緩沖區(qū)的地址映射的一例。
圖23是表示1個繪圖塊的地址映射的詳細(xì)圖。
圖24是表示以往的構(gòu)成中，進(jìn)行顯示處理情況下的動作的圖。
圖25是表示以往的構(gòu)成中，寫入線段數(shù)據(jù)的動作的圖。
圖26是表示以往的構(gòu)成中，連續(xù)繪圖跨過繪圖塊的矩形的動作的圖。
圖27是表示以往的構(gòu)成中，在垂直方向?qū)懭刖€段數(shù)據(jù)的動作的圖。
其中1A-第1個SDRAM(具有突發(fā)傳輸功能的DRAM)，1B-第2個SDRAM(具有突發(fā)傳輸功能的DRAM)，20、20A、20B、20C、20D-接口部，21-CS轉(zhuǎn)換器，22-CKE控制器(突發(fā)傳輸控制部)，51-DQM控制器(讀控制部)，81-BA控制器，82-AS控制器、111-控制信號控制部(命令控制部)，141-PRE控制器。
具體實(shí)施例方式
以下，關(guān)于本發(fā)明的實(shí)施方式，參照附圖來說明。另外，以下的各實(shí)施方式中，作為具有突發(fā)傳輸功能的DRAM，假定為具有4個存儲單元的SDRAM。而且，命令執(zhí)行間隔條件(tRRD)，為2個周期以上。另外，這樣的假定是始終是為方便于實(shí)施方式的說明，即使按照其它的構(gòu)成，本發(fā)明同樣也可以實(shí)現(xiàn)。
(第1實(shí)施方式)圖1是表示本發(fā)明的第1實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。圖1中，第1個SDRAM1A(SDRAM1)以及第2個SDRAM1B(SDRAM2)與微處理器2連接。微處理器2內(nèi)部設(shè)置的接口部20，對第1以及第2個SDRAM1A、1B分配幀緩沖區(qū)，依據(jù)繪圖或顯示等的圖形處理，訪問第1以及第2個SDRAM1A、1B。
圖2表示圖1的接口部20的構(gòu)成的框圖。在圖2中，對于與圖21所示的以往的構(gòu)成共同的要素付與相同的標(biāo)號，這里省略說明。21為CS(片選信號)轉(zhuǎn)換器，22為CKE(時鐘有效信號)控制器。作為突發(fā)傳輸控制部的CKE控制器22，對于第1以及第2個SDRAM1A、1B，分別地輸出第1以及第2個的時鐘有效信號CKE1、CKE2。
圖3為本實(shí)施方式中的幀緩沖區(qū)的地址映射的一例。幀緩沖區(qū)由2維配置的多個繪圖塊BL構(gòu)成。然且在圖3的例子中，對各繪圖塊，以方格狀，交互地分配第1以及第2個SDRAM1A、1B(SDRAM1、2)。根據(jù)這樣的分配，對鄰接的繪圖塊映射相互不同的SDRAM。
這里，關(guān)于圖1以及圖2的DRAM控制裝置的動作，就如圖4所示的連續(xù)寫入矩形1以及矩形2的情況為例，參照圖5的時序圖來說明。
首先，為了在矩形1的寫入，在周期T1、T2、T3、T4中分別，執(zhí)行有效命令。即，使矩形1所跨過的4個繪圖塊的地址(SDRAM1，Bank0，Row0)，(SDRAM2，Bank1，Row0)，(SDRAM1，Bank3，Row0)，(SDRAM2，Bank2，Row0)分別為有效。CS轉(zhuǎn)換器21，接受從地址及控制信號輸出部208輸出的片選信號CS1、CS2，按照使信號CS1在周期T1、T3為有效，信號CS2在周期T2、T4為有效，轉(zhuǎn)換后輸出。
這樣，根據(jù)使SDRAM1和SDRAM2為交互有效，滿足命令的執(zhí)行間隔條件tRRD，同時還能夠使有效命令的執(zhí)行間隔變小。
關(guān)于在周期T5～T10中的寫入命令的輸出，完全與圖26(b)所示的同樣，但本實(shí)施方式中，如圖3所示對于幀緩沖區(qū)的地址映射，CS轉(zhuǎn)換器21，在周期T5、T7、T10，使信號CS1為有效；在周期T6、T8、T9，使信號CS2為有效。
但是，圖3這樣的映射中在進(jìn)行上述的寫入動作的情況下，例如在周期T5中對SDRAM執(zhí)行寫入命令后，在周期T6仍然繼續(xù)對SDRAM1的突發(fā)寫入。為此，周期T6中寫入SDRAM2的數(shù)據(jù)，也全部寫入到SDRAM2中了。
為避免這樣的問題，本實(shí)施方式中，對第1以及第2個SDRAM1A、1B，能夠分別地停止突發(fā)傳輸。即，CKE控制器22，使第1時鐘有效信號CKE1在周期T6為有效，并使第1個SDRAM1A的突發(fā)寫入停止。周期T8，T9也同樣，使第1個時鐘有效信號CKE1有效。而且CKE控制器22，在周期T7、T10，使第2個時鐘有效信號CKE2有效后，停止第2個SDRAM1B的突發(fā)寫入。
其次，在周期T11，對于SDRAM1和SDRAM2雙方，輸出所有存儲單元的預(yù)充電命令。接著，進(jìn)行矩形2的繪圖數(shù)據(jù)的寫入。矩形2的繪圖數(shù)據(jù)的寫入，與矩形1的繪圖數(shù)據(jù)的寫入同樣，這里省略說明。
其結(jié)果，根據(jù)本實(shí)施方式，如圖5所示，為了連續(xù)寫入矩形1和矩形2所需要的周期數(shù)，為T1～T22的22個周期便結(jié)束了，與如圖26所示的以往例相比，能夠使訪問周期削減2個周期。另外，即使在讀取動作中，也能得到同樣的效果。
即，根據(jù)本實(shí)施方式，在進(jìn)行跨過鄰接的繪圖塊的處理之時，由于對這些鄰接的繪圖塊分配不同的DRAM，能夠減少起因于執(zhí)行間隔條件的命令執(zhí)行周期。并且，由于根據(jù)時鐘有效信號，能夠確切地阻止各DRAM的寫入或者讀取，因而不需要用于停止突發(fā)傳輸?shù)闹芷?。因此，能夠減少跨過繪圖塊時的資源消耗，以比以往少的周期數(shù)執(zhí)行DRAM的訪問。
圖6以及圖7為表示本實(shí)施方式的變形例的構(gòu)成圖。圖6以及圖7的例中，接口部20A，具有DQM控制器51，其作為對于第1以及第2個SDRAM1A，1B，分別地輸出DQM1，DQM2的突發(fā)傳輸控制部。然后，如圖8的時序圖所示，按照在向SDRAM1寫入期間使SDRAM2的寫入數(shù)據(jù)屏蔽，而且，在向SDRAM2寫入期間使SDRAM1的寫入數(shù)據(jù)屏蔽，來控制DQM信號DQM1，DQM2。這樣，能得到與上述的實(shí)施方式同樣的效果。
而且，本實(shí)施方式中，由于在第1以及第2個SDRAM1A、1B中數(shù)據(jù)線為共用，因此在進(jìn)行繪圖數(shù)據(jù)的讀取之時，需要根據(jù)DQM信號控制從SDRAM的數(shù)據(jù)輸出。即，作為讀控制部的DQM控制部51，對于第1和第2個SDRAM1A、1B，分別地控制讀數(shù)據(jù)的有效、無效。
圖6以及圖7的構(gòu)成中，在從第1個SDRAM1A讀取數(shù)據(jù)的情況下，使信號CKE2為有效的同時，使從作為讀控制部的DQM控制器51向第2個SDRAM1B輸出的信號DQM2為無效，使從第2個SDRAM1B的數(shù)據(jù)輸出為高阻抗?fàn)顟B(tài)。根據(jù)這樣的控制，就能夠避免共用的數(shù)據(jù)線上的數(shù)據(jù)的沖突。即使在從第2個SDRAM1B讀取數(shù)據(jù)的情況下，也同樣地，使信號DQM1為無效，使第1個SDRAM1A輸出的數(shù)據(jù)為高阻抗?fàn)顟B(tài)。
另外，本實(shí)施方式中，如圖3所示，按照方格狀進(jìn)行幀緩沖區(qū)的地址映射，但本發(fā)明并不僅限與此，在對鄰接的繪圖塊分配成不同的DRAM的情況下，也能得到同樣的效果。而且，關(guān)于幀緩沖區(qū)的非全體的其中一部分，即使對鄰接的繪圖塊分配不同的DRAM的情況下，也能與對其部分進(jìn)行寫入矩形的處理等的情況下，得到同樣的效果。
還有，本實(shí)施方式中，就采用2個SDRAM的構(gòu)成為例進(jìn)行說明，但SDRAM的個數(shù)并不僅限與此。例如，在采用4個SDRAM構(gòu)成的情況下，也能夠進(jìn)行例如圖9所示的幀緩沖區(qū)的地址映射。
(第2實(shí)施方式)圖10是表示本發(fā)明的第2實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。圖11是表示圖10的接口部20B的構(gòu)成的圖。在圖10和圖11中，有關(guān)與圖1以及圖2共同的要素付與相同的標(biāo)號，這里省略詳細(xì)其說明。在圖11中，BA(存儲單元選擇信號)控制器81，對于第1以及第2個SDRAM1A、1B，分別地輸出第1以及第2個存儲單元選擇信號BA1、BA2、而且，AS(地址選擇信號)控制器82，接受從地址及控制信號輸出部208輸出的地址的第0位，對于第1及第2個SDRAM1A、1B，分別地輸出第1以及第2個地址選擇信號AS1、AS2。另外，地址的第0位以外，共同被提供給第1以及第2個SDRAM1A、1B。根據(jù)地址及控制信號輸出部208、BA控制器81以及AS控制器82，構(gòu)成本發(fā)明的地址控制部。
本實(shí)施方式的幀緩沖區(qū)的地址映射，與第1實(shí)施方式同樣，如圖3所示。
關(guān)于圖10以及圖11的DRAM控制裝置的動作，就圖4所示連續(xù)地寫入矩形1以及矩形3的情況為例，參照圖12的時序圖進(jìn)行說明。
首先，圖12的例子中，有效命令的執(zhí)行方法與圖5不同。即，為寫入矩形1，在周期T1、T3，分別在第1以及第2個SDRAM1A、1B的雙方執(zhí)行有效命令。這樣，使(SDRAM1，Bank0，Row0)、(SDRAM2，Bank1，Row0)(SDRAM1，Ban3，Row0)(SDRAM2，Bank2，Row0)地址分別為有效。與此同時，片選信號CS1、CS2，在周期T1，T3，雙方都同時為有效。
接著，關(guān)于矩形3的繪圖數(shù)據(jù)的寫入進(jìn)行說明。矩形3跨越(SDRAM2，Bank1，Row0)(SDRAM1，Bank2，Row1)(SDRAM1，Bank3，Row0)(SDRAM2，Bank0，Row1)的4個繪圖塊。
因此，周期T12的有效命令中，為使(SDRAM2，Bank1，Row0)(SDRAM1，Bank2，Row1)的2個地址為有效，作為第1個存儲單元選擇信號BA1輸出指定存儲單元1的信號，作為第2存儲單元選擇信號BA2輸出指定存儲單元2的信號，作為第1個地址選擇信號AS1輸出“0”，作為第2個地址選擇信號AS2輸出“1”。在周期T14中有效命令也是同樣。
這樣，對于第1以及第2個SDRAM1A、1B，根據(jù)分別地輸出存儲單元選擇信號BA1、BA2以及地址選擇信號AS1、AS2，就能夠使不同的SDRAM的不同的存儲單元以及不同的行地址，在同一周期為有效。
另外，在輸出周期T4～T9，T15～T20的寫入命令期間，作為地址選擇信號AS1、AS2，使從地址及控制信號輸出部208輸出的地址的第0位直接輸出。
其結(jié)果，根據(jù)本實(shí)施方式，如圖12所示，由于連續(xù)寫入矩形1和矩形3所需要的周期數(shù)為T1～T20的20個周期便結(jié)束了，與以往例相比，能夠使訪問周期削減4個周期。
另外，本實(shí)施方式中，就采用2個SDRAM的構(gòu)成為例進(jìn)行說明，但SDRAM的個數(shù)并不僅限于此，也可以對各個SDRAM分別地輸出存儲單元選擇信號或地址信號。然后，例如在如圖9所示采用4個SDRAM映射幀緩沖區(qū)的情況下，在跨過4個SDRAM的矩形的寫入動作時，在1個周期內(nèi)，由于能夠使各個SDRAM的4個存儲單元的行地址為有效，因此能進(jìn)一步削減周期數(shù)。
還有，存儲單元與行地址的映射，并不僅限于圖3以及圖9所示的。
進(jìn)一步，本實(shí)施方式中，將地址的第0位作為地址選擇信號，輸出給各個SDRAM，但并非僅限于第0位，也可以使多位的地址選擇信號輸出給各個SDRAM。例如，在使地址數(shù)據(jù)的最低的2位作為地址選擇信號，輸出給各SDRAM這樣構(gòu)成的情況下，關(guān)于圖4的矩形2，根據(jù)2次的有效命令的執(zhí)行，就能夠使4個繪圖塊為有效。
而且，如圖13所示，即使在使多個幀緩沖區(qū)FLB1、FLB2，分別與互不相同的SDRAM1A、1B映射的情況下，也能得到與第1以及第2實(shí)施方式相同的效果。該映射，將1個幀的繪圖數(shù)據(jù)寫入到多個幀緩沖區(qū)，在讀取時，從多個幀緩沖區(qū)交互地讀取繪圖數(shù)據(jù)后，用于微處理器2中的合成系統(tǒng)。
這種情況下，幀緩沖區(qū)FLB1，F(xiàn)LB2的共同的繪圖塊，被映射到SDRAM。為此，與第1實(shí)施方式同樣，能夠減少使共同的繪圖塊有效時命令執(zhí)行等待周期。而且，在切換幀緩沖區(qū)時，能夠可靠地停止前面的幀緩沖區(qū)被分配的DRAM的寫入或者讀取，因此不需要用于停止突發(fā)傳輸?shù)闹芷?。這樣，能夠減少利用多個幀緩沖區(qū)時的資源消耗，能夠以比以往少的周期數(shù)執(zhí)行DRAM的訪問。
而且，與第2實(shí)施方式同樣，由于能夠使其共同的繪圖塊在同一周期為有效，因此能夠削減有效命令執(zhí)行的周期數(shù)。
(第3實(shí)施方式)圖14是表示本發(fā)明的第3實(shí)施方式中的DRAM控制裝置的概略構(gòu)成的圖，圖15是表示圖14的接口部20C的構(gòu)成圖。在圖14及圖15中，關(guān)于圖1及圖2，和圖10及圖11的共同的要素付與相同的標(biāo)號，并在這里省略其詳細(xì)說明。
在圖15中作為命令控制部的控制信號控制器111，接受從地址及控制信號輸出部208輸出的RAS信號、CAS信號以及WE信號后，由于對于第1以及第2個SDRAM1A、1B，分別地執(zhí)行命令，因此分別輸出控制信號RAS1、CAS1、WE1、以及控制信號RAS2、CAS2、WE2。
本實(shí)施方式中的幀緩沖區(qū)的地址映射，與第1實(shí)施方式同樣，為如圖3所示。
關(guān)于圖14以及圖15的DRAM控制裝置的動作，就如圖4所示的寫入線段1的情況為例，參照圖16的時序圖來說明。
如圖16所示，本實(shí)施方式中，從(SDRAM2、Bank2、Row0)的部分變化到(SDRAM1、Bank0、Row3)的部分，在周期S2中，對于SDRAM2執(zhí)行預(yù)充電命令的同時，對SDRAM2執(zhí)行寫入命令。這樣，就能夠削減訪問所需要的周期數(shù)。
即，對于第1個SDRAM1A以及第2個SDRAM1B，通過可分別地執(zhí)行命令的構(gòu)成，在同一周期，能夠執(zhí)行互不相同的命令。這樣，有效地使突發(fā)傳輸功能不起作用，即使在圖4的線段1這樣的數(shù)據(jù)的寫入中，也能夠削減訪問的開銷。
還有，在訪問某SDRAM期間，對于其它的SDRAM可以使時鐘有效信號發(fā)揮作用，這樣，能夠削減SDRAM的消費(fèi)電力。
另外，本實(shí)施方式中，采用圖3的地址映射，除此外例如圖17所示，即使在水平方向采用相同的SDRAM映射的情況下，也能得到相同的效果。存儲單元和行地址的映射，也不限于圖3和圖7。
(第4實(shí)施方式)圖18是表示本發(fā)明的第4實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。圖19是表示圖18的接口部20D的構(gòu)成框圖。圖18以及圖19中，關(guān)于圖1以及圖2，和圖14以及圖15共同的要素付與相同的符號，這里省略其說明。
在圖19中，PRE(預(yù)充電信號)控制器141，接受從地址及控制信號輸出部208輸出的預(yù)充電信號。這里，所謂預(yù)充電信號，是指在對SDRAM執(zhí)行預(yù)充電命令時，對所有的存儲單元進(jìn)行一次預(yù)充電。然后，從控制器205輸入作為預(yù)充電信號的輸出對象的SDRAM的信息，對于該SDRAM，輸出預(yù)充電信號PRE1、PRE2。通過控制信號控制器111以及PRE控制器141，構(gòu)成本發(fā)明的命令控制部。
這里，如圖13所示，多個幀緩沖區(qū)FLB1、FLB2分別映射到SDRAM1A、SDRAM1B。
本實(shí)施方式的特征，在矩形1的寫入動作中，刷新SDRAM1B這一點(diǎn)。即，在圖18以及圖19的構(gòu)成中，對第1個SDRAM1A可輸出信號RAS1，CAS1，WE1；對第2個SDRAM1B可輸出信號RAS2，CAS2，WE2。因此，在對第1個SDRAM1A寫入矩形1的數(shù)據(jù)期間，可對第2個SDRAM1B預(yù)充電和刷新。在進(jìn)行刷新之前，必須對進(jìn)行刷新的SDRAM的所有存儲單元預(yù)充電，在該預(yù)充電命令的輸出同時，從預(yù)充電信號控制器141輸出預(yù)充電信號。
根據(jù)本實(shí)施方式，由于在訪問某SDRAM期間，能夠刷新其它的SDRAM，因此能夠削減刷新所需要的時間。
本發(fā)明，在DRAM分配幀緩沖區(qū)執(zhí)行圖形處理的情況下，可縮短DRAM的訪問時間，圖形處理裝置的低成本化的同時，可實(shí)現(xiàn)處理的高速化。
權(quán)利要求
1.一種DRAM控制裝置，其特征在于，包含具有突發(fā)式傳輸功能的多個DRAM；和將由2維配置的多個繪圖塊組成的幀緩沖區(qū)分配給上述多個DRAM，依據(jù)圖形處理訪問上述多個DRAM的接口部，其中，上述接口部，是關(guān)于上述幀緩沖區(qū)的至少一部分，對鄰接的上述繪圖塊分配不同的上述DRAM，并且，還具有突發(fā)傳輸控制部，對于上述多個DRAM分別地輸出停止突發(fā)式傳輸?shù)男盘枴?br> 2.根據(jù)權(quán)利要求1所述的DRAM控制裝置，其特征在于，上述多個DRAM，含有第1和第2個DRAM；上述接口部，給上述幀緩沖區(qū)的各描繪快，以方格狀分配上述第1以及第2個SDRAM。
3.根據(jù)權(quán)利要求1所述的DRAM控制裝置，其特征在于，上述接口部備有地址控制部，該地址控制部對于上述多個DRAM，分別地輸出存儲單元選擇信號以及地址信號。
4.根據(jù)權(quán)利要求3所述的DRAM控制裝置，其特征在于，上述接口部，關(guān)于上述幀緩沖區(qū)的至少一部分，對連接的上述繪圖塊，分別分配不同的在上述DRAM中的行地址之差為0或者1的區(qū)域，上述地址控制部，將上述地址信號的第0位分別地輸出到每個DRAM，將剩下的位共同輸出到各個DRAM。
5.根據(jù)權(quán)利要求1所述的DRAM控制裝置，其特征在于，上述接口部具有命令控制部，該命令控制部可以上述多個DRAM分別地執(zhí)行控制命令。
6.根據(jù)權(quán)利要求5所述的DRAM控制裝置，其特征在于，上述命令控制部，在對于上述多個DRAM中的一個DRAM執(zhí)行讀或者寫的命令的周期中，對其它的DRAM可執(zhí)行預(yù)充電命令。
7.根據(jù)權(quán)利要求6所述的DRAM控制裝置，其特征在于，上述命令控制部，在執(zhí)行預(yù)充電命令的同時，可輸出預(yù)充電信號。
8.根據(jù)權(quán)利要求1所述的DRAM控制裝置，其特征在于，上述接口部，具有讀控制部，對于上述多個DRAM，分別地控制讀數(shù)據(jù)的有效·無效。
9.一種DRAM控制裝置，其特征在于，包含具有突發(fā)式傳輸功能的多個DRAM；和接口部，其將由2維配置的多個繪圖塊組成的多個幀緩沖區(qū)，分別分配給上述多個DRAM中的任何一個，并依據(jù)圖形處理，訪問上述多個DRAM，其中，上述接口部，對上述多個幀緩沖區(qū)，分別分配不同的上述DRAM，并且具有突發(fā)傳輸控制部，該突發(fā)傳輸控制部對于上述多個DRAM，分別地輸出使突發(fā)傳輸停止的信號。
10.根據(jù)權(quán)利要求1所述的DRAM控制裝置的控制方法，其特征在于，包含步驟1上述接口部接受圖形處理命令，該圖形處理命令橫跨第1和2個繪圖塊，且分別分配給鄰接的且為上述多個DRAM所含有的第1和第2個DRAM；步驟2上述接口部，依據(jù)上述命令對于上述第1個DRAM，發(fā)出與上述第1個繪圖塊所對應(yīng)領(lǐng)域的突發(fā)寫入或者讀取的指示；步驟3上述接口部，依據(jù)上述命令對于上述第2個DRAM，發(fā)出與上述第2個繪圖塊所對應(yīng)的領(lǐng)域的突發(fā)寫入或者讀取的指示，同時上述突發(fā)傳輸控制部對于上述第1個DRAM輸出使突發(fā)傳輸停止的信號。
11.根據(jù)權(quán)利要求9所述的DRAM控制裝置的控制方法，其特征在于，包含步驟1上述接口部接受使用第1以及第2個幀緩沖區(qū)進(jìn)行圖形處理圖形處理的命令，該第1以及第2個幀緩沖區(qū)被分別分配到上述多個DRAM含有的第1和第2個DRAM中；步驟2上述接口部，依據(jù)上述命令，對于上述第1個DRAM，發(fā)出上述第1個幀緩沖區(qū)中的處理對象部分的突發(fā)寫入或者讀取的指示；步驟3上述接口部，依據(jù)上述命令，對于上述第2個DRAM，發(fā)出上述第2個幀緩沖區(qū)中的處理對象部分的突發(fā)寫入或者讀取的指示，同時上述突發(fā)傳輸控制部，其對于上述第1個DRAM，輸出使突發(fā)傳輸停止的信號。
全文摘要
接口部(20)，在幀緩沖區(qū)的鄰接的繪圖塊中，分配不同的SDRAM(1、2)。在進(jìn)行跨越鄰接的繪圖塊的處理時，通過例如對SDRAM(1、2)交互地執(zhí)行有效命令，減少因執(zhí)行間隔條件而引起的等待周期。而且，由于對SDRAM(1、2)分別地輸出用于停止突發(fā)傳輸?shù)臅r鐘有效信號CKE(1)，CKE(2)，因此不需要用于停止突發(fā)傳輸?shù)闹芷?。因而，在采用DRAM作為幀緩沖進(jìn)行圖形處理的情況下，減少跨過繪圖塊處理時的資源消耗，使訪問周期數(shù)比以往少。
文檔編號G09G5/393GK1637731SQ200410103659
公開日2005年7月13日 申請日期2004年12月24日 優(yōu)先權(quán)日2004年1月7日
發(fā)明者逸見正憲, 蔵田和司 申請人:松下電器產(chǎn)業(yè)株式會社