專利名稱：一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀寫模式信號(hào)時(shí)序參數(shù)的實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器EDO讀寫模式信號(hào) 時(shí)序參數(shù)的實(shí)現(xiàn)方法。
背景技術(shù)：
在一個(gè)系統(tǒng)中，動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM存儲(chǔ)器用來存儲(chǔ)程序和數(shù)據(jù)，它們由處理器 來訪問和使用，這通過處理器發(fā)出的讀或?qū)懖僮髅顏韺?shí)現(xiàn)。處理器發(fā)出的讀或?qū)懨钣?自己特定的形式，而DRAM存儲(chǔ)器也有自己能識(shí)別的命令格式，這兩者通常是差別非常大 的，因此需要有DRAM控制器來完成命令轉(zhuǎn)換。如附圖1所示，從結(jié)構(gòu)上講，DRAM控制器由3 部分組成一、處理器命令接收和譯碼部分；二、讀寫訪問調(diào)度部分；三、DRAM控制和命令生 成部分。其中第一部分只與處理器相關(guān)，它接受處理器發(fā)出的讀或?qū)懺L問，然后生成第二部 分能夠識(shí)別的控制信號(hào)，用以安排和調(diào)度需要進(jìn)行的操作；第二部分接收第一部分生成的 控制信號(hào)，從宏觀上安排和調(diào)度需要進(jìn)行的操作，生成第三部分能夠識(shí)別的控制信號(hào)，它是 第一部分和第三部分的過渡和聯(lián)接；而第三部分只與DRAM存儲(chǔ)器相關(guān)，它對(duì)第二部分安排 和調(diào)度的操作進(jìn)行細(xì)節(jié)和時(shí)序控制，生成DRAM存儲(chǔ)器可以識(shí)別的各種命令。對(duì)于第三部分，即DRAM控制和命令生成部分，需要針對(duì)工作速度不同的DRAM生成 相應(yīng)的訪問命令，除了常規(guī)的讀寫操作外，還包括刷新和初始化等特殊動(dòng)作。但是，如附圖2-3所示，當(dāng)讀操作開始的時(shí)候，RAS信號(hào)拉低(有效)，同時(shí)送入行 地址，RAS保持為低；然后CAS (包括UCAS和LCAS)信號(hào)拉低(有效)，同時(shí)送入列地址，OE 信號(hào)也拉低(有效)，在一段延遲時(shí)間之后，數(shù)據(jù)引腳上輸出訪問地址的數(shù)據(jù)；在讀下一個(gè) 地址的時(shí)候，先拉高(無效)CAS，然后再將其拉低，同時(shí)送入新的列地址，在一段延遲時(shí)間 之后，數(shù)據(jù)引腳上輸出新地址的數(shù)據(jù)；如此反復(fù)直到本行的讀操作完成，將RAS拉高，此時(shí) 一串EDO讀操作完成。如附圖3所示，當(dāng)寫操作開始的時(shí)候，RAS信號(hào)拉低(有效)，同時(shí)送入行地址，RAS 保持為低；然后CAS信號(hào)拉低(有效)，同時(shí)送入列地址和寫數(shù)據(jù)，WE信號(hào)也拉低(有效)， 在一段延遲時(shí)間之后，數(shù)據(jù)被寫入內(nèi)部存儲(chǔ)單元；在寫下一個(gè)地址的時(shí)候，先拉高(無效) CAS，然后再將其拉低，同時(shí)送入新的列地址和寫數(shù)據(jù)，在一段延遲時(shí)間之后，數(shù)據(jù)被寫入新 的內(nèi)部存儲(chǔ)單元；如此反復(fù)直到本行的寫操作完成，將RAS拉高，此時(shí)一串EDO寫操作完成。結(jié)合附圖2-3可知，動(dòng)態(tài)隨機(jī)存儲(chǔ)器EDO讀寫模式控制信號(hào)所涉及的各種時(shí)序參 數(shù)數(shù)量較多，讀操作共有31個(gè)獨(dú)立的時(shí)序參數(shù)需要滿足，而寫操作也有22個(gè)參數(shù)需要滿 足，這給控制器的設(shè)計(jì)帶來了很大的困難?，F(xiàn)有動(dòng)態(tài)隨機(jī)存儲(chǔ)器EDO讀寫模式信號(hào)時(shí)序參 數(shù)的實(shí)現(xiàn)方法往往是對(duì)各個(gè)時(shí)序參數(shù)分別設(shè)計(jì)從而滿足動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM的規(guī)格說明 書，往往兼容性差，不同工作速度動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM均需單獨(dú)設(shè)計(jì)，且設(shè)計(jì)時(shí)參數(shù)量大。

發(fā)明內(nèi)容
本發(fā)明目的是提供一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀寫模式信號(hào)時(shí)序參數(shù)的實(shí)現(xiàn)方法，該方法大大減少了所需設(shè)置的參數(shù)數(shù)量并且支持不同工作速度的動(dòng)態(tài)隨機(jī)存儲(chǔ)器。為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀寫模式信號(hào) 時(shí)序參數(shù)的實(shí)現(xiàn)方法，該方法包括在同一時(shí)鐘域下，行地址選中信號(hào)有效觸發(fā)而開啟，讀操作或?qū)懖僮鏖_始，同時(shí)送 入讀操作或?qū)懖僮鞯男械刂沸盘?hào)，行地址選中信號(hào)保持低電平或高電平；然后列地址選中信號(hào)有效觸發(fā)而開啟，所述行地址選中信號(hào)保持不變，當(dāng)輸出使 能信號(hào)有效，同時(shí)送入讀操作列地址，數(shù)據(jù)輸入輸出信號(hào)傳輸數(shù)據(jù)；當(dāng)寫使能信號(hào)有效，同 時(shí)送入寫操作列地址和寫數(shù)據(jù)，數(shù)據(jù)輸入輸出信號(hào)傳輸數(shù)據(jù)；當(dāng)行地址選中信號(hào)有效觸發(fā)而關(guān)閉，列地址選中信號(hào)有效觸發(fā)而關(guān)閉，輸出使能 信號(hào)和寫使能信號(hào)均無效，此時(shí)本次讀操作或?qū)懖僮魍瓿?；其中，同一時(shí)鐘域下所述行地址選中信號(hào)、列地址選中信號(hào)、輸出使能信號(hào)、寫使 能信號(hào)、數(shù)據(jù)輸入輸出信號(hào)之間根據(jù)至少一種DRAM的規(guī)格說明書設(shè)置有若干時(shí)序參數(shù)；該 若干時(shí)序參數(shù)分為三類將時(shí)序參數(shù)值相近的歸為第一類時(shí)序參數(shù)，該第一類時(shí)序參數(shù)值設(shè)置為固定時(shí)鐘 周期，設(shè)置公式為Tclk*C，Tclk為時(shí)鐘周期，C為變量；將不同DRAM的規(guī)格說明書種時(shí)序參數(shù)變化范圍大的時(shí)序參數(shù)歸為第二類時(shí)序參 數(shù)，該第二類時(shí)序參數(shù)設(shè)置為可配置時(shí)序參數(shù)，設(shè)置公式為Tclk* (n+T)，η為常量、T為變 量；通過邏輯運(yùn)算得到的時(shí)序參數(shù)歸為第三類時(shí)序參數(shù)，該第三類時(shí)序參數(shù)值由所述 第一類時(shí)序參數(shù)或和第二類時(shí)序參數(shù)進(jìn)行加法組合或減法組合得到，選擇第一類時(shí)序參數(shù) 或和第二類時(shí)序參數(shù)中時(shí)序參數(shù)的開始時(shí)間或和結(jié)束時(shí)間與所述第三類時(shí)序參數(shù)中被組 合的時(shí)序參數(shù)開始時(shí)間或和結(jié)束時(shí)間相同或相近的時(shí)序參數(shù)進(jìn)行運(yùn)算組合。上述技術(shù)方案中的有關(guān)內(nèi)容解釋如下1、上述方案中，所述Tclk為時(shí)鐘周期為16. 67ns，第一類時(shí)序參數(shù)包括tASR (Row-Address Setup Time)行地址建立時(shí)間，行地址在RAS下降沿之前保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tASC(Column-Address Setup Time)列地址建立時(shí)間，列地址在CAS下降沿之前 保持穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tffCS (Write Command Setup Time)寫命令建立時(shí)間，從WE的下降沿到下一個(gè)CAS 的下降沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tDS (Data-in Setup Time)，輸入數(shù)據(jù)建立時(shí)間，輸入數(shù)據(jù)在RAS下降沿之前保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l。2、上述方案中，所述Tclk為時(shí)鐘周期為16. 67ns，所述第二類時(shí)序參數(shù)的T變量具 體包括Trp變量、Teas變量、Trah變量、Tcp變量，第二類時(shí)序參數(shù)包括tRP (RAS Precharge Time)，RAS預(yù)充電時(shí)間，從RAS的上升沿開始到RAS的下一 個(gè)下降沿結(jié)束；該時(shí)間參數(shù)設(shè)置為16.67nS*(2+Trp)；tCAS (CAS Pulse Width)，CAS脈沖寬度，從CAS的下降沿到下一個(gè)CAS的上升沿； 該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tRAD (RAS to Column-Address Delay Time)，RAS 到列地址延遲時(shí)間，從 RAS 的下降沿到第一個(gè)列地址的開始；該時(shí)間參數(shù)設(shè)置為16.67ns*(l+Trah)；tRAH(Row-Address Hold Time)，行地址保持時(shí)間，行地址在RAS下降沿之后保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16.67nS*(l+Trah)；tCAH(Column-Address Hold Time)，列地址保持時(shí)間，列地址在CAS下降沿之后保 持穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16.67ns*(l+Tcas)；tOES (0E LOW to CAS HIGH Setup Time), 0E 低到 CAS 高建立時(shí)間，從 0E 的下降 沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tffP (Write Command Pulse Width)，寫命令脈沖寬度，從WE的下降沿到下一個(gè)WE 的上升沿；該時(shí)間參數(shù)設(shè)置為16.67ns*(l+Tcas)；tDH(Data-in Hold Time)，輸入數(shù)據(jù)保持時(shí)間，輸入數(shù)據(jù)在RAS下降沿之后保持穩(wěn) 定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tCP (CAS Precharge Time)，CAS預(yù)充電時(shí)間，從CAS的上升沿到下一個(gè)CAS的下 降沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcp)；tCAC(Access Time from CAS)，RAS訪問時(shí)間，從CAS下降沿到有效數(shù)據(jù)開始輸出； 該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tOEA(Output Enable Time)，輸出使能時(shí)間，從0E的下降沿到第一個(gè)有效數(shù)據(jù)開 始輸出；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)。3、上述方案中，所述Tclk為時(shí)鐘周期為16. 67ns，所述第三類時(shí)序參數(shù)包括tRCD(RAS to CAS Delay Time)，RAS 到 CAS 延遲時(shí)間，從 RAS 的下降沿到下一個(gè) CAS的下降沿；該時(shí)間參數(shù)設(shè)置為tRAH+tASC ；tRSH(RAS Hold Time)，RAS保持時(shí)間，從最后一個(gè)CAS的下降沿到下一個(gè)RAS的 上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP ；tCSH(CAS Hold Time)，CAS保持時(shí)間，從RAS的下降沿到下一個(gè)CAS的上升沿；該 時(shí)間參數(shù)設(shè)置為tRCD+tCAS ；tCRP (CAS to RAS Precharge Time), CAS 到 RAS 預(yù)充電時(shí)間，從最后一個(gè) CAS 的 上升沿到下一個(gè)RAS的下降沿；該時(shí)間參數(shù)設(shè)置為tCP+tRP ；tAR (Column-Address Hold Time (referenced to RAS))，列地址(相對(duì)于 RAS) 保持時(shí)間，從RAS下降沿到第一個(gè)列地址的結(jié)束時(shí)間；該時(shí)間參數(shù)設(shè)置為tRCD+tCAS ；tRAL (Column-Address to RAS Lead Time)，列地址到 RAS 前置時(shí)間，即最后一個(gè) 列地址的開始時(shí)間到下一個(gè)RAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP*2 ；tffCH (Write Command Hold Time)，寫命令保持時(shí)間，從CAS的下降沿到下一個(gè)WE 的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS-tASC ；tRWL(Write Command to RAS Lead Time)，寫命令到 RAS前置時(shí)間，即最后一個(gè)TO 的下降沿到下一個(gè)RAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP*2 ；tCWL(Write Command to CAS Lead Time)，寫命令到 CAS前置時(shí)間，即最后一個(gè)TO 的下降沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+16. 67ns ；tPC(EDO Page Mode READ or WRITE Cycle Time)，EDO頁模式讀或?qū)懼芷冢瑥腃AS 的上升沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP ；tM (Access Time from Column-Address)，列地址訪問時(shí)間，從列地址開始到有效
7數(shù)據(jù)開始輸出；該時(shí)間參數(shù)設(shè)置為tCAS+tASC ；tCPA (Access Time from CAS Precharge)，CAS 預(yù)充電訪問時(shí)間，從 CAS 上升沿到 下一個(gè)有效數(shù)據(jù)開始輸出；該時(shí)間參數(shù)設(shè)置為tCAS+tCP。


附圖1為動(dòng)態(tài)隨機(jī)存儲(chǔ)器的控制器的結(jié)構(gòu)示意圖；附圖2為現(xiàn)有動(dòng)態(tài)隨機(jī)存儲(chǔ)器的EDO模式讀操作示意圖；附圖3為現(xiàn)有動(dòng)態(tài)隨機(jī)存儲(chǔ)器的EDO模式寫操作示意圖；附圖4為本發(fā)明動(dòng)態(tài)隨機(jī)存儲(chǔ)器的EDO模式讀操作簡化示意圖；附圖5為本發(fā)明動(dòng)態(tài)隨機(jī)存儲(chǔ)器的EDO模式寫操作簡化示意圖；附圖6為本發(fā)明動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀操作狀態(tài)劃分；附圖7為本發(fā)明動(dòng)態(tài)隨機(jī)存儲(chǔ)器寫操作狀態(tài)劃分。
具體實(shí)施例方式下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明作進(jìn)一步描述實(shí)施例一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀寫模式信號(hào)時(shí)序參數(shù)的實(shí)現(xiàn)方法，該方法包括在同一時(shí)鐘域下，行地址選中信號(hào)(RAS)有效觸發(fā)而開啟(拉低)，讀操作或?qū)懖?作開始，同時(shí)送入讀操作或?qū)懖僮鞯男械刂沸盘?hào)(ADDR)，行地址選中信號(hào)(RAS)保持低電 平或高電平；然后列地址選中信號(hào)(CAS)有效觸發(fā)而開啟，所述行地址選中信號(hào)(RAS)保持不 變，當(dāng)輸出使能信號(hào)(OE)有效(WE = 1，OE = 0)，同時(shí)送入讀操作列地址，數(shù)據(jù)輸入輸出 信號(hào)(10)傳輸數(shù)據(jù)；當(dāng)寫使能信號(hào)(WE)有效(WE = 0，OE = 1)，同時(shí)送入寫操作列地址 (ADDR)和寫數(shù)據(jù)(10)，數(shù)據(jù)輸入輸出信號(hào)(10)傳輸數(shù)據(jù)；當(dāng)行地址選中信號(hào)(RAS)有效觸發(fā)而關(guān)閉，列地址選中信號(hào)(CAS)有效觸發(fā)而關(guān) 閉，輸出使能信號(hào)(OE)和寫使能信號(hào)(WE)均無效，此時(shí)本次讀操作或?qū)懖僮魍瓿?；同一時(shí)鐘域下所述行地址選中信號(hào)(RAS)、列地址選中信號(hào)(CAS)、輸出使能信號(hào) (OE)、寫使能信號(hào)(WE)、數(shù)據(jù)輸入輸出信號(hào)(10)之間根據(jù)至少一種DRAM的規(guī)格說明書設(shè)置 有若干時(shí)序參數(shù)；該若干時(shí)序參數(shù)分為三類將時(shí)序參數(shù)值相近的歸為第一類時(shí)序參數(shù)，該第一類時(shí)序參數(shù)值設(shè)置為固定時(shí)鐘 周期，設(shè)置公式為Tclk*C，Tclk為時(shí)鐘周期，C為變量；將不同DRAM的規(guī)格說明書種時(shí)序參數(shù)變化范圍大的時(shí)序參數(shù)歸為第二類時(shí)序參 數(shù)，該第二類時(shí)序參數(shù)設(shè)置為可配置時(shí)序參數(shù)，設(shè)置公式為Tclk* (n+T)，η為常量、T為變 量；通過邏輯運(yùn)算得到的時(shí)序參數(shù)歸為第三類時(shí)序參數(shù)，該第三類時(shí)序參數(shù)值由所述 第一類時(shí)序參數(shù)或和第二類時(shí)序參數(shù)進(jìn)行加法組合或減法組合得到，選擇第一類時(shí)序參數(shù) 或和第二類時(shí)序參數(shù)中時(shí)序參數(shù)的開始時(shí)間或和結(jié)束時(shí)間與所述第三類時(shí)序參數(shù)中被組 合的時(shí)序參數(shù)開始時(shí)間或和結(jié)束時(shí)間相同或相近的時(shí)序參數(shù)進(jìn)行運(yùn)算組合。如附圖2-3所示，所述Tclk為時(shí)鐘周期為16. 67ns，第一類時(shí)序參數(shù)包括tASR (Row-Address Setup Time)行地址建立時(shí)間，行地址在RAS下降沿之前保持穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tASC(Column-Address Setup Time)列地址建立時(shí)間，列地址在CAS下降沿之前 保持穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tffCS (Write Command Setup Time)寫命令建立時(shí)間，從WE的下降沿到下一個(gè)CAS 的下降沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tDS (Data-in Setup Time)，輸入數(shù)據(jù)建立時(shí)間，輸入數(shù)據(jù)在RAS下降沿之前保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l。所述Tclk為時(shí)鐘周期為16. 67ns，所述第二類時(shí)序參數(shù)的T變量具體包括Trp變 量、Teas變量、Trah變量、Tcp變量，第二類時(shí)序參數(shù)包括tRP (RAS Precharge Time)，RAS預(yù)充電時(shí)間，從RAS的上升沿開始到RAS的下一 個(gè)下降沿結(jié)束；該時(shí)間參數(shù)設(shè)置為16.67nS*(2+Trp)；tCAS (CAS Pulse Width)，CAS脈沖寬度，從CAS的下降沿到下一個(gè)CAS的上升沿； 該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tRAD (RAS to Column-Address Delay Time)，RAS 到列地址延遲時(shí)間，從 RAS 的下 降沿到第一個(gè)列地址的開始；該時(shí)間參數(shù)設(shè)置為16.67nS*(l+Trah)；tRAH(Row-Address Hold Time)，行地址保持時(shí)間，行地址在RAS下降沿之后保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16.67nS*(l+Trah)；tCAH(Column-Address Hold Time)，列地址保持時(shí)間，列地址在CAS下降沿之后保 持穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16.67ns*(l+Tcas)；tOES (0E LOW to CAS HIGH Setup Time), OE 低到 CAS 高建立時(shí)間，從 OE 的下降 沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tffP (Write Command Pulse Width)，寫命令脈沖寬度，從WE的下降沿到下一個(gè)WE 的上升沿；該時(shí)間參數(shù)設(shè)置為16.67ns*(l+Tcas)；tDH(Data-in Hold Time)，輸入數(shù)據(jù)保持時(shí)間，輸入數(shù)據(jù)在RAS下降沿之后保持穩(wěn) 定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tCP (CAS Precharge Time)，CAS預(yù)充電時(shí)間，從CAS的上升沿到下一個(gè)CAS的下 降沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcp)；tCAC(Access Time from CAS)，RAS訪問時(shí)間，從CAS下降沿到有效數(shù)據(jù)開始輸出； 該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tOEA(Output Enable Time)，輸出使能時(shí)間，從OE的下降沿到第一個(gè)有效數(shù)據(jù)開 始輸出；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)0所述Tclk為時(shí)鐘周期為16. 67ns，所述第三類時(shí)序參數(shù)包括tRCD (RAS to CAS Delay Time)，RAS 到 CAS 延遲時(shí)間，從 RAS 的下降沿到下一個(gè) CAS的下降沿；該時(shí)間參數(shù)設(shè)置為tRAH+tASC ；tRSH(RAS Hold Time)，RAS保持時(shí)間，從最后一個(gè)CAS的下降沿到下一個(gè)RAS的 上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP ；tCSH(CAS Hold Time)，CAS保持時(shí)間，從RAS的下降沿到下一個(gè)CAS的上升沿；該 時(shí)間參數(shù)設(shè)置為tRCD+tCAS ；tCRP (CAS to RAS Precharge Time), CAS 到 RAS 預(yù)充電時(shí)間，從最后一個(gè) CAS 的上升沿到下一個(gè)RAS的下降沿；該時(shí)間參數(shù)設(shè)置為tCP+tRP ；tAR (Column-Address Hold Time (referenced to RAS))，列地址(相對(duì)于 RAS)保 持時(shí)間，從RAS下降沿到第一個(gè)列地址的結(jié)束時(shí)間；該時(shí)間參數(shù)設(shè)置為tRCD+tCAS ；tRAL (Column-Address to RAS Lead Time)，列地址到 RAS 前置時(shí)間，即最后一個(gè) 列地址的開始時(shí)間到下一個(gè)RAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP*2 ；tffCH (Write Command Hold Time)，寫命令保持時(shí)間，從CAS的下降沿到下一個(gè)WE 的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS-tASC ；tRWL(Write Command to RAS Lead Time)，寫命令到 RAS前置時(shí)間，即最后一個(gè)WE 的下降沿到下一個(gè)RAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP*2 ；tCffL(Write Command to CAS Lead Time)，寫命令到 CAS前置時(shí)間，即最后一個(gè)TO 的下降沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+16. 67ns ；tPC (EDO Page Mode READ or WRITE Cycle Time), EDO 頁模式讀或?qū)懼芷?，?CAS的上升沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP ； tM (Access Time from Column-Address)，列地址訪問時(shí)間，從列地址開始到有效 數(shù)據(jù)開始輸出；該時(shí)間參數(shù)設(shè)置為tCAS+tASC ；tCPA (Access Time from CAS Precharge)，CAS 預(yù)充電訪問時(shí)間，從 CAS 上升沿到 下一個(gè)有效數(shù)據(jù)開始輸出；該時(shí)間參數(shù)設(shè)置為tCAS+tCP。本實(shí)施例上述內(nèi)容具體解釋和工作過程如下。由于所有時(shí)序參數(shù)都有一個(gè)最小時(shí)限要求，即實(shí)際操作時(shí)相應(yīng)信號(hào)之間的時(shí)差必 須大于或者等于該最小時(shí)限。由于我們所采用的設(shè)計(jì)是同步設(shè)計(jì)，即存在一個(gè)恒定的時(shí)鐘 信號(hào)來同步各內(nèi)部信號(hào)，所以所有時(shí)序參數(shù)也必須按照時(shí)鐘周期進(jìn)行劃分。下面舉例說明 參數(shù)規(guī)整的方法(以60MHz系統(tǒng)時(shí)鐘即時(shí)鐘周期為16. 67納秒為例)。如附圖二和附圖三中編號(hào)為10的tASR 該參數(shù)定義了行地址必須在RAS信號(hào)下 降沿到來之前保持有效的最小時(shí)長，檢查我們的設(shè)計(jì)需要支持的8種動(dòng)態(tài)隨機(jī)存儲(chǔ)器即 DRAM的規(guī)格說明書發(fā)現(xiàn)，除了 2種速度最慢的DRAM芯片該參數(shù)的值為1納秒和2納秒之 外，其余的6種都是0?？梢酝茢?，對(duì)于速度更慢的DRAM芯片，該參數(shù)的變化也不會(huì)很大，因 此在我們的設(shè)計(jì)中，將該參數(shù)固定為一個(gè)時(shí)鐘周期(16. 67納秒)。圖二和圖三中編號(hào)11的tRAH 該參數(shù)定義了行地址必須在RAS信號(hào)下降沿到來 之后保持有效的最小時(shí)長，檢查我們的設(shè)計(jì)需要支持的8種DRAM的規(guī)格說明書發(fā)現(xiàn)，該參 數(shù)的值分別為(單位都是納秒)6、6、6、7、9、10、16、18。觀察發(fā)現(xiàn)，該參數(shù)對(duì)于不同速度的 DRAM芯片，變化較大，從而再次推斷，對(duì)于速度更慢的DRAM芯片，該參數(shù)的值可能更大。為 了盡可能多的支持不同速度的DRAM芯片，并且又要兼顧效率(即既要讓最慢的DRAM可以 正常工作，又要讓最快的DRAM以最快的速度工作)，因此在我們的設(shè)計(jì)中，將該參數(shù)設(shè)置為 軟件可配置型，即設(shè)置一個(gè)變量Trah，tRAH可以定義為16. 67* (Ι+Trah)，若Trah的取值范 圍為0到3，則tRAH可以取16. 67，33. 33，50. 00,66. 67四個(gè)值，這樣，當(dāng)前絕大部分DRAM芯 片都能夠被支持了 ；對(duì)于更慢(即tRAH更大)的DRAM芯片，相信即將退出市場了，并且在 當(dāng)前的產(chǎn)品中也并非必須使用，完全可以用速度相對(duì)快的DRAM芯片取代了。若必須支持速 度更慢的DRAM，則我們只需將Trah的取值范圍加大即可。圖二和圖三中編號(hào)24的tASC 該參數(shù)定義了列地址必須在CAS信號(hào)下降沿到來之前保持有效的最小時(shí)長，檢查我們的設(shè)計(jì)需要支持的8種DRAM的規(guī)格說明書發(fā)現(xiàn)，除了 2種速度最慢的DRAM芯片該參數(shù)的值為1納秒和2納秒之外，其余的6種都是0?？梢酝?斷，對(duì)于速度更慢的DRAM芯片，該參數(shù)的變化也不會(huì)很大，因此在我們的設(shè)計(jì)中，將該參數(shù) 固定為一個(gè)時(shí)鐘周期(16. 67納秒)。圖二和圖三中編號(hào)5的tRCD 該參數(shù)定義了 RAS下降沿和之后的第一個(gè)CAS下降 沿之間的最小時(shí)間間隔，檢查我們的設(shè)計(jì)需要支持的8種DRAM的規(guī)格說明書發(fā)現(xiàn)，該參數(shù) 的值分別為(單位都是納秒):10、10、10、13、16、20、22、28。觀察發(fā)現(xiàn)，該參數(shù)對(duì)于不同速 度的DRAM芯片，變化較大，且變化趨勢與tRAH —致。若讓該參數(shù)等于tRAH與tASC的和， 則正好能夠滿足所有8種DRAM規(guī)格說明書的要求，因此在我們的設(shè)計(jì)中，將該參數(shù)定義為 tRAH與tASC之和。這樣，在調(diào)整tRAH的時(shí)候，tRCD會(huì)隨同一起調(diào)整。所有其它的參數(shù)都 用同樣的方法規(guī)整，于是得到下表。表一 DRAM基本操作各時(shí)序參數(shù)按時(shí)鐘周期規(guī)整方法和結(jié)果(單位納秒)
11 對(duì)于表一說明如下1、表中Trp、Teas、Trah和Tcp為應(yīng)用程序可設(shè)置的變量，取值范圍為0_3的整數(shù) (只是對(duì)于可調(diào)的時(shí)鐘參數(shù)而言？)。2、規(guī)整值中出現(xiàn)的16. 67為60MHz時(shí)鐘的周期時(shí)間，單位為納秒。以上對(duì)DRAM的基本操作相關(guān)的時(shí)序參數(shù)按照時(shí)鐘周期的整數(shù)倍進(jìn)行了規(guī)整。但 是這樣的調(diào)整在某些參數(shù)上面浪費(fèi)的時(shí)間比較多，比如tASC，上述所有8種DRAM的要求都 是0，即有效的列地址信號(hào)保持穩(wěn)定的時(shí)間只要不晚于CAS的下降沿即可。但是出于穩(wěn)妥方 面考慮，我們不能讓地址信號(hào)和CAS同時(shí)變化，而只能讓CAS下降沿晚于有效的地址信號(hào)1個(gè)時(shí)鐘周期再改變。實(shí)際上加入CAS的下降沿能夠比有效的地址信號(hào)晚5納秒到來，則操 作就不會(huì)有任何問題，而現(xiàn)在延后了 1個(gè)時(shí)鐘周期，等于說浪費(fèi)了 10納秒多的時(shí)間。所以 我們需要對(duì)類似的“浪費(fèi)”進(jìn)行微調(diào)，即以半個(gè)時(shí)鐘周期為單位來調(diào)整相關(guān)的時(shí)序參數(shù)。這 樣，微調(diào)后tASC就更改為0. 5個(gè)時(shí)鐘周期，即8. 33納秒。同時(shí)要說明，雖然一些信號(hào)的變化 時(shí)刻可以按照半個(gè)時(shí)鐘周期進(jìn)行微調(diào)的，但是所有信號(hào)的變化周期(比如某個(gè)信號(hào)相鄰的 上升沿)必須是時(shí)鐘周期的整數(shù)倍；因此微調(diào)的最后，還需要對(duì)所有的信號(hào)的變化周期進(jìn) 行湊整。下表為對(duì)表一中各個(gè)時(shí)序參數(shù)的規(guī)整結(jié)果按照半個(gè)時(shí)鐘周期進(jìn)行微調(diào)后的結(jié)果。表二 DRAM基本操作各時(shí)序參數(shù)按半個(gè)時(shí)鐘周期微調(diào)結(jié)果(單位納秒) 簡化后DRAM的EDO讀寫操作根據(jù)表二的結(jié)果，可對(duì)DRAM的EDO讀操作和EDO寫 操作進(jìn)行簡化，于是得到圖四和五所示的時(shí)序圖。其中tRAH、tCAS、tCP、tRP是可配置的時(shí) 序參數(shù)，其它所有參數(shù)是固定的時(shí)序參數(shù)或者是由其他時(shí)序參數(shù)合并而來的時(shí)序參數(shù)，其 關(guān)系見表二。圖五中we_b(該信號(hào)作用？ WE區(qū)別？前面沒有介紹)在addr信號(hào)為Col_Al、 Col_A2和Col_A3的最后時(shí)刻有一個(gè)高電平出現(xiàn)，持續(xù)時(shí)間為半個(gè)時(shí)鐘周期，在圖五中表示 為tFIX。fFIX并非DRAM規(guī)定的時(shí)序參數(shù)，而是在設(shè)計(jì)中為滿足其他時(shí)序參數(shù)的需要而設(shè)置的。對(duì)簡化的EDO讀寫操作進(jìn)行狀態(tài)劃分圖四表示了這個(gè)一個(gè)動(dòng)作序列打開一行(行地址為Row_A)，連續(xù)讀取三個(gè)地址 單元(列地址分別為Col_Al、Col_A2和Col_A3)，接著關(guān)閉此行，然后打開另一行(行地址 為Row_B)，重復(fù)之前的動(dòng)作。可以看到，讀取DRAM的數(shù)據(jù)需要三個(gè)基本動(dòng)作群，S卩一、開啟行，二、讀取數(shù)據(jù)， 三、關(guān)閉行，任何復(fù)雜的讀取動(dòng)作都可以分解為這三個(gè)基本動(dòng)作群的組合；圖四所示的操作 可以分解為“開啟行，讀取數(shù)據(jù)，讀取數(shù)據(jù)，讀取數(shù)據(jù)，關(guān)閉行，開啟行，讀取數(shù)據(jù)”，其中“讀 取數(shù)據(jù)”這個(gè)動(dòng)作群被重復(fù)了三次，如圖六所示。在圖六中下方，開啟行動(dòng)作群被標(biāo)示為 “ACTV”，讀取數(shù)據(jù)動(dòng)作群被標(biāo)示為“READ”，關(guān)閉行動(dòng)作群被標(biāo)示為“PRCH”。同時(shí)，相關(guān)控制信號(hào)的原始信號(hào)也顯示在圖六下方。在一般的同步設(shè)計(jì)中，所有信 號(hào)的變化周期的最小單位是一個(gè)時(shí)鐘周期，即信號(hào)的變化是在時(shí)鐘的上升沿來完成的，如 圖六下方名為的RAS_RAW、CAS_RAW和0E_RAW三個(gè)信號(hào)。而圖中RAS、CAS和OE的某些變化 是在時(shí)鐘的下降沿進(jìn)行的，因此最后會(huì)對(duì)這些原始的控制信號(hào)進(jìn)行相應(yīng)的時(shí)序調(diào)整。接著需要對(duì)上述動(dòng)作群進(jìn)行動(dòng)作細(xì)分，即確定每個(gè)時(shí)鐘周期如何控制DRAM的命 令信號(hào)。在圖六下方的“ACTV”下面例示了 2個(gè)狀態(tài)，其中第一個(gè)狀態(tài)的持續(xù)時(shí)間由tASR 確定，而第二個(gè)狀態(tài)的持續(xù)時(shí)間由tRAH確定。由于tRAH為軟件可配置的參數(shù)(見表二)， 可取0、1、2或3，因此根據(jù)tRAH的不同取值，圖中第二個(gè)狀態(tài)可能持續(xù)0到3個(gè)時(shí)鐘周期。 我們將“ACTV”的最后一個(gè)狀態(tài)固定為A3，那么，若tRAH為0，而由于tASR固定為一個(gè)時(shí)鐘 周期，則“ACTV”只持續(xù)一個(gè)時(shí)鐘周期，因此第一個(gè)狀態(tài)就是A3，之后便退出本狀態(tài)進(jìn)入下 一個(gè)動(dòng)作群(圖六中“READ”)；若tRAH為1，則第一個(gè)狀態(tài)是A2，之后進(jìn)入A3然后退出；若 tRAH為2，則第一個(gè)狀態(tài)是Al，之后進(jìn)入A2再進(jìn)入A3然后退出；若tRAH為3，則第一個(gè)狀態(tài)是A0，之后進(jìn)入Al再進(jìn)入A2再進(jìn)入A3然后退出。如下所示tRAH =0:A3-> NEXT
tRAH =1:A2-> A3- > NEXT
tRAH =2=Al-> A2- > A3- > NEXT
tRAH =3:A0-> Al- > A2- > A3- > NEXT在ACTV動(dòng)作群中，RAS為0，CAS和OE為1，ADD為行地址。在圖六下方的“READ”下面第一個(gè)時(shí)鐘周期RAS/CAS/0E均為0，ADD為列地址。這 個(gè)狀態(tài)的持續(xù)時(shí)間由tCAS確定。tCAS為軟件可配置的參數(shù)，可取0、1、2或3，因此根據(jù)tCAS 的不同取值，該狀態(tài)可能有1到4個(gè)，標(biāo)示為“R0/1/2/3”。同樣將最后一個(gè)狀態(tài)固定為R3， 則該周期所示的狀態(tài)轉(zhuǎn)換如下所示tCAS = 0 :R3- > NEXTtCAS = 1 :R2_ > R3-> NEXTtCAS = 2 :R1_ > R2-> R3-> NEXTtCAS = 3 :R0- > Rl- > R2_ > R3_ > NEXT在圖六中下一個(gè)時(shí)鐘周期RAS/0E為0，CAS為1，ADD為列地址。這個(gè)狀態(tài)的持續(xù) 時(shí)間由tcp確定。tCP為軟件可配置的參數(shù)，可取0、1、2或3，因此根據(jù)tCP的不同取值，該 狀態(tài)可能有1到4個(gè)，標(biāo)示為“R4/5/6/7”。同樣將最后一個(gè)狀態(tài)固定為R7，則該周期所示 的狀態(tài)轉(zhuǎn)換如下所示tCP = 0 :R7- > NEXTtCP = 1 :R6- > R7- > NEXTtCP = 2 :R5_ > R6-> R7-> NEXTtCP = 3 :R4- > R5- > R6_ > R7_ > NEXT在R7狀態(tài)，一個(gè)讀操作完成，被訪問地址的數(shù)據(jù)出現(xiàn)在DRAM的數(shù)據(jù)輸出端口上， 此時(shí)控制器可以讀取該數(shù)據(jù)。若緊接著有對(duì)DRAM同一行(行地址相同)的讀訪問，則只需 重復(fù)R0-R7的動(dòng)作即可。若本行需要關(guān)閉，則進(jìn)入關(guān)閉行動(dòng)作群，如圖六中“PRCH”所示。在圖六下方的“PRCH”下面第一個(gè)時(shí)鐘周期RAS/CAS/0E均為1，ADD為無關(guān)。這個(gè)狀 態(tài)的持續(xù)時(shí)間由tRP確定。tRP為軟件可配置的參數(shù)，可取0、1、2或3，因此根據(jù)tRP的不同 取值，該狀態(tài)可能有2到5個(gè)(最小值為2個(gè)時(shí)鐘周期，詳見表二)，標(biāo)示為“P0/1/2/3/4”。 同樣將最后一個(gè)狀態(tài)固定為P4，則該周期所示的狀態(tài)轉(zhuǎn)換如下所示tRP =0:P3-> P4-> NEXT
tRP =1:P2-> P3-> P4- > NEXT
tRP =2:P1-> P2-> P3- > P4- > NEXT
tRP =3:P0-> Pl-> P2- > P3- > P4- > NEXT從圖六可以看到，WE信號(hào)在上述三個(gè)動(dòng)作群的任何時(shí)刻都保持為高。按照同樣的辦法可以對(duì)圖五所示的寫操作進(jìn)行狀態(tài)劃分。圖五表示了這個(gè)一個(gè)動(dòng) 作序列打開一行(行地址為Row_A)，連續(xù)寫入三個(gè)地址單元(列地址分別為Col_Al、Col_ A2和Col_A3)，接著關(guān)閉此行，然后打開另一行(行地址為Row_B)，重復(fù)之前的動(dòng)作?？梢钥吹?，讀取DRAM的數(shù)據(jù)需要三個(gè)基本動(dòng)作群，S卩一、開啟行，二、寫入數(shù)據(jù)， 三、關(guān)閉行，任何復(fù)雜的寫入動(dòng)作都可以分解為這三個(gè)基本動(dòng)作群的組合；圖五所示的操作
15可以分解為“開啟行，寫入數(shù)據(jù)，寫入數(shù)據(jù)，寫入數(shù)據(jù)，關(guān)閉行，開啟行，寫入數(shù)據(jù)”，其中“寫 入數(shù)據(jù)”這個(gè)動(dòng)作群被重復(fù)了三次，如圖七所示。在圖七中下方，開啟行動(dòng)作群被標(biāo)示為 “ACTV”，寫入數(shù)據(jù)動(dòng)作群被標(biāo)示為“WRIT”，關(guān)閉行動(dòng)作群被標(biāo)示為“PRCH”。同時(shí)，相關(guān)控制信號(hào)的原始信號(hào)也顯示在圖七下方，如圖七下方名為的ras_b_ raw、(u/1) cas_b_raw和we_b_raw三個(gè)信號(hào)。而圖中RAS、CAS和TO的某些變化是在時(shí)鐘 的下降沿進(jìn)行的，因此最后會(huì)對(duì)這些原始的控制信號(hào)進(jìn)行相應(yīng)的時(shí)序調(diào)整。比較圖六和圖七可以發(fā)現(xiàn)，“ACTV”和“PRCH”的所有狀態(tài)在兩圖中完全相同，因此 圖六和圖七的唯一區(qū)別就是“WIRT”代替了 “READ”。因此以下僅對(duì)“WRIT”進(jìn)行狀態(tài)劃分。在圖七下方的“WRIT”下面第一個(gè)時(shí)鐘周期RAS/CAS/WE均為0，ADD為列地址，IO 為寫數(shù)據(jù)。這個(gè)狀態(tài)的持續(xù)時(shí)間由tCAS確定。tCAS為軟件可配置的參數(shù)，可取0、1、2或 3，因此根據(jù)tCAS的不同取值，該狀態(tài)可能有1到4個(gè)，標(biāo)示為“W0/1/2/3”。同樣將最后一 個(gè)狀態(tài)固定為W3，則該周期所示的狀態(tài)轉(zhuǎn)換如下所示tCAS = 0 :W3- > NEXTtCAS = 1 :W2- > W3- > NEXTtCAS = 2 :ffl- > W2- > W3- > NEXTtCAS = 3 :W0- > Wl- > W2- > W3- > NEXT在圖七中下一個(gè)時(shí)鐘周期的持續(xù)時(shí)間由tCP確定。tCP為軟件可配置的參數(shù)，可 取0、1、2或3，因此根據(jù)tCP的不同取值，該狀態(tài)可能有1到4個(gè)，標(biāo)示為“W4/5/6/7”。同 樣將最后一個(gè)狀態(tài)固定為W7，則該周期所示的狀態(tài)轉(zhuǎn)換如下所示tCP = 0 :W7- > NEXTtCP = 1 :W6- > W7- > NEXTtCP = 2 :W5- > W6- > W7- > NEXTtCP = 3 :W4- > W5- > W6- > W7- > NEXT在這個(gè)時(shí)鐘周期中，RAS為0，CAS為1，ADD為列地址，IO為寫數(shù)據(jù)，但TO的情況 有所不同。從圖七WE信號(hào)可以看到，該信號(hào)只在“WRIT”結(jié)束是有半個(gè)周期為1，之前一直 保持為0，于是相應(yīng)的原始信號(hào)WE_RAW只在W7狀態(tài)為1，而在W4/W5/W6狀態(tài)時(shí)都保持為0。上述實(shí)施例只為說明本發(fā)明的技術(shù)構(gòu)思及特點(diǎn)，其目的在于讓熟悉此項(xiàng)技術(shù)的人 士能夠了解本發(fā)明的內(nèi)容并據(jù)以實(shí)施，并不能以此限制本發(fā)明的保護(hù)范圍。凡根據(jù)本發(fā)明 精神實(shí)質(zhì)所作的等效變化或修飾，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。
1權(quán)利要求
一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀寫模式信號(hào)時(shí)序參數(shù)的實(shí)現(xiàn)方法，該方法包括在同一時(shí)鐘域下，行地址選中信號(hào)(RAS)有效觸發(fā)而開啟，讀操作或?qū)懖僮鏖_始，同時(shí)送入讀操作或?qū)懖僮鞯男械刂沸盘?hào)(ADDR)，行地址選中信號(hào)(RAS)保持低電平或高電平；然后，列地址選中信號(hào)(CAS)有效觸發(fā)而開啟，所述行地址選中信號(hào)(RAS)保持不變，當(dāng)輸出使能信號(hào)(OE)有效(WE＝1、OE＝0)，同時(shí)送入讀操作列地址，數(shù)據(jù)輸入輸出信號(hào)(IO)傳輸數(shù)據(jù)；當(dāng)寫使能信號(hào)(WE)有效(WE＝0、OE＝1)，同時(shí)送入寫操作列地址(ADDR)和寫數(shù)據(jù)(IO)，數(shù)據(jù)輸入輸出信號(hào)(IO)傳輸數(shù)據(jù)；當(dāng)行地址選中信號(hào)(RAS)有效觸發(fā)而關(guān)閉，列地址選中信號(hào)(CAS)有效觸發(fā)而關(guān)閉，輸出使能信號(hào)(OE)和寫使能信號(hào)(WE)均無效，此時(shí)本次讀操作或?qū)懖僮魍瓿?；其特征在于同一時(shí)鐘域下所述行地址選中信號(hào)(RAS)、列地址選中信號(hào)(CAS)、輸出使能信號(hào)(OE)、寫使能信號(hào)(WE)、數(shù)據(jù)輸入輸出信號(hào)(IO)之間根據(jù)至少一種DRAM的規(guī)格說明書設(shè)置有若干時(shí)序參數(shù)；該若干時(shí)序參數(shù)分為三類將時(shí)序參數(shù)值相近的歸為第一類時(shí)序參數(shù)，該第一類時(shí)序參數(shù)值設(shè)置為固定時(shí)鐘周期，設(shè)置公式為Tclk*C，Tclk為時(shí)鐘周期，C為常量；將不同DRAM的規(guī)格說明書種時(shí)序參數(shù)變化范圍大的時(shí)序參數(shù)歸為第二類時(shí)序參數(shù)，該第二類時(shí)序參數(shù)設(shè)置為可配置時(shí)序參數(shù)，設(shè)置公式為Tclk*(n+T)，n為常量、T為變量；通過邏輯運(yùn)算得到的時(shí)序參數(shù)歸為第三類時(shí)序參數(shù)，該第三類時(shí)序參數(shù)值由所述第一類時(shí)序參數(shù)或和第二類時(shí)序參數(shù)進(jìn)行加法組合或減法組合得到，選擇第一類時(shí)序參數(shù)或和第二類時(shí)序參數(shù)中時(shí)序參數(shù)的開始時(shí)間或和結(jié)束時(shí)間與所述第三類時(shí)序參數(shù)中被組合的時(shí)序參數(shù)開始時(shí)間或和結(jié)束時(shí)間相同或相近的時(shí)序參數(shù)進(jìn)行運(yùn)算組合。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于所述Tclk為時(shí)鐘周期為16.67ns，第一類 時(shí)序參數(shù)包括tASR(Row-Address Setup Time)行地址建立時(shí)間，行地址在RAS下降沿之前保持穩(wěn)定 的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tASC(Column-Address Setup Time)列地址建立時(shí)間，列地址在CAS下降沿之前保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tffCS (Write Command Setup Time)寫命令建立時(shí)間，從WE的下降沿到下一個(gè)CAS的 下降沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tDS (Data-in Setup Time)，輸入數(shù)據(jù)建立時(shí)間，輸入數(shù)據(jù)在RAS下降沿之前保持穩(wěn)定 的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l。
3.根據(jù)權(quán)利要求1或2所述的方法，其特征在于所述Tclk為時(shí)鐘周期為16.67ns，所 述第二類時(shí)序參數(shù)的T變量具體包括Trp變量、Teas變量、Trah變量、Tcp變量，第二類時(shí) 序參數(shù)包括tRP (RAS Precharge Time)，RAS預(yù)充電時(shí)間，從RAS的上升沿開始到RAS的下一個(gè)下 降沿結(jié)束；該時(shí)間參數(shù)設(shè)置為16.67nS*(2+Trp)；tCAS (CAS Pulse Width)，CAS脈沖寬度，從CAS的下降沿到下一個(gè)CAS的上升沿；該時(shí) 間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tRAD (RAS to Column-Address Delay Time)，RAS 到列地址延遲時(shí)間，從 RAS 的下降沿到第一個(gè)列地址的開始；該時(shí)間參數(shù)設(shè)置為16.67nS*(l+Trah)；tRAH(Row-Address Hold Time)，行地址保持時(shí)間，行地址在RAS下降沿之后保持穩(wěn)定 的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Trah)；tCAH(Column-Address Hold Time)，列地址保持時(shí)間，列地址在CAS下降沿之后保持穩(wěn) 定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tOES (0E LOW to CAS HIGH Setup Time), OE低到CAS高建立時(shí)間，從OE的下降沿到 下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tffP (Write Command Pulse Width)，寫命令脈沖寬度，從WE的下降沿到下一個(gè)WE的上 升沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tDH(Data-in Hold Time)，輸入數(shù)據(jù)保持時(shí)間，輸入數(shù)據(jù)在RAS下降沿之后保持穩(wěn)定的 時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tCP(CAS Precharge Time)，CAS預(yù)充電時(shí)間，從CAS的上升沿到下一個(gè)CAS的下降沿； 該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcp)；tCAC (Access Time from CAS)，RAS訪問時(shí)間，從CAS下降沿到有效數(shù)據(jù)開始輸出；該 時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tOEA(Output Enable Time)，輸出使能時(shí)間，從OE的下降沿到第一個(gè)有效數(shù)據(jù)開始輸 出；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)0
4.根據(jù)權(quán)利要求1所述的方法，其特征在于所述Tclk為時(shí)鐘周期為16. 67ns，第一類 時(shí)序參數(shù)包括tASR(Row-Address Setup Time)行地址建立時(shí)間，行地址在RAS下降沿之前保持穩(wěn)定 的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tASC(Column-Address Setup Time)列地址建立時(shí)間，列地址在CAS下降沿之前保持 穩(wěn)定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tffCS (Write Command Setup Time)寫命令建立時(shí)間，從WE的下降沿到下一個(gè)CAS的 下降沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；tDS (Data-in Setup Time)，輸入數(shù)據(jù)建立時(shí)間，輸入數(shù)據(jù)在RAS下降沿之前保持穩(wěn)定 的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*l ；所述Tclk為時(shí)鐘周期為16. 67ns,所述第二類時(shí)序參數(shù)的T變量具體包括Trp變量、 Teas變量、Trah變量、Tcp變量，第二類時(shí)序參數(shù)包括tRP (RAS Precharge Time)，RAS預(yù)充電時(shí)間，從RAS的上升沿開始到RAS的下一個(gè)下 降沿結(jié)束；該時(shí)間參數(shù)設(shè)置為16.67nS*(2+Trp)；tCAS (CAS Pulse Width)，CAS脈沖寬度，從CAS的下降沿到下一個(gè)CAS的上升沿；該時(shí) 間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tRAD (RAS to Column-Address Delay Time)，RAS 到列地址延遲時(shí)間，從 RAS 的下降沿 到第一個(gè)列地址的開始；該時(shí)間參數(shù)設(shè)置為16.67nS*(l+Trah)；tRAH(Row-Address Hold Time)，行地址保持時(shí)間，行地址在RAS下降沿之后保持穩(wěn)定 的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Trah)；tCAH (Column-Address Hold Time)，列地址保持時(shí)間，列地址在CAS下降沿之后保持穩(wěn) 定的時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tOES (0E LOW to CAS HIGH Setup Time), OE低到CAS高建立時(shí)間，從OE的下降沿到 下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tffP (Write Command Pulse Width)，寫命令脈沖寬度，從WE的下降沿到下一個(gè)WE的上 升沿；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tDH(Data-in Hold Time)，輸入數(shù)據(jù)保持時(shí)間，輸入數(shù)據(jù)在RAS下降沿之后保持穩(wěn)定的 時(shí)間；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tCP(CAS Precharge Time)，CAS預(yù)充電時(shí)間，從CAS的上升沿到下一個(gè)CAS的下降沿； 該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcp)；tCAC (Access Time from CAS)，RAS訪問時(shí)間，從CAS下降沿到有效數(shù)據(jù)開始輸出；該 時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)；tOEA(Output Enable Time)，輸出使能時(shí)間，從OE的下降沿到第一個(gè)有效數(shù)據(jù)開始輸 出；該時(shí)間參數(shù)設(shè)置為16. 67ns*(l+Tcas)0
5.根據(jù)權(quán)利要求4所述的方法，其特征在于所述Tclk為時(shí)鐘周期為16. 67ns，所述第 三類時(shí)序參數(shù)包括tRCD (RAS to CAS Delay Time)，RAS到CAS延遲時(shí)間，從RAS的下降沿到下一個(gè)CAS的 下降沿；該時(shí)間參數(shù)設(shè)置為tRAH+tASC ；tRSH(RAS Hold Time)，RAS保持時(shí)間，從最后一個(gè)CAS的下降沿到下一個(gè)RAS的上升 沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP ；tCSH(CAS Hold Time)，CAS保持時(shí)間，從RAS的下降沿到下一個(gè)CAS的上升沿；該時(shí)間 參數(shù)設(shè)置為tRCD+tCAS ；tCRP (CAS to RAS Precharge Time)，CAS到RAS預(yù)充電時(shí)間，從最后一個(gè)CAS的上升 沿到下一個(gè)RAS的下降沿；該時(shí)間參數(shù)設(shè)置為tCP+tRP ；tAR (Column-Address Hold Time (referenced to RAS))，列地址(相對(duì)于 RAS)保持時(shí) 間，從RAS下降沿到第一個(gè)列地址的結(jié)束時(shí)間；該時(shí)間參數(shù)設(shè)置為tRCD+tCAS ；tRAL(Column-Address to RAS Lead Time)，列地址到RAS前置時(shí)間，即最后一個(gè)列地 址的開始時(shí)間到下一個(gè)RAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP*2 ；tffCH (Write Command Hold Time)，寫命令保持時(shí)間，從CAS的下降沿到下一個(gè)WE的上 升沿；該時(shí)間參數(shù)設(shè)置為tCAS-tASC ；tRWL (Write Command to RAS Lead Time)，寫命令到RAS前置時(shí)間，即最后一個(gè)WE的 下降沿到下一個(gè)RAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP*2 ；tCWL (Write Command to CAS Lead Time)，寫命令到CAS前置時(shí)間，即最后一個(gè)WE的 下降沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+16. 67ns ；tPC(EDO Page Mode READ or WRITE Cycle Time), EDO 頁模式讀或?qū)懼芷?，?CAS 的 上升沿到下一個(gè)CAS的上升沿；該時(shí)間參數(shù)設(shè)置為tCAS+tCP ；tAA(Access Time from Column-Address)，列地址訪問時(shí)間，從列地址開始到有效數(shù)據(jù) 開始輸出；該時(shí)間參數(shù)設(shè)置為tCAS+tASC ；tCPA (Access Time from CAS Precharge)，CAS 預(yù)充電訪問時(shí)間，從 CAS 上升沿到下一 個(gè)有效數(shù)據(jù)開始輸出；該時(shí)間參數(shù)設(shè)置為tCAS+tCP。
全文摘要
一種動(dòng)態(tài)隨機(jī)存儲(chǔ)器讀寫模式信號(hào)時(shí)序參數(shù)的實(shí)現(xiàn)方法，該方法包括行地址選中信號(hào)有效觸發(fā)而開啟；然后，列地址選中信號(hào)有效觸發(fā)而開啟；當(dāng)行地址選中信號(hào)有效觸發(fā)而關(guān)閉，列地址選中信號(hào)有效觸發(fā)而關(guān)閉；所述行地址選中信號(hào)、列地址選中信號(hào)、輸出使能信號(hào)、寫使能信號(hào)、數(shù)據(jù)輸入輸出信號(hào)之間時(shí)序參數(shù)分為三類第一類時(shí)序參數(shù)值設(shè)置為固定時(shí)鐘周期；第二類時(shí)序參數(shù)設(shè)置為可配置時(shí)序參數(shù)；通過邏輯運(yùn)算得到的時(shí)序參數(shù)歸為第三類時(shí)序參數(shù)。本發(fā)明大大減少了所需設(shè)置的參數(shù)數(shù)量并且支持不同工作速度的動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
文檔編號(hào)G11C11/4063GK101894584SQ20101019887
公開日2010年11月24日 申請(qǐng)日期2010年6月12日 優(yōu)先權(quán)日2010年6月12日
發(fā)明者林峰, 肖佐楠, 鄭茳 申請(qǐng)人:蘇州國芯科技有限公司