專利名稱：Mtp器件單元結(jié)構(gòu)及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種NVM(Non Volatile Memory，非易失性存儲器)，特別是涉及一種 MTP (Multi-Time Programmable，可多次編程)的 NVM 器件。
背景技術(shù)：
中國發(fā)明專利申請公布說明書CN101373634A(
公開日2009年2月25日)公開了 一種MTP器件單元結(jié)構(gòu)，其可以通過普通的CMOS邏輯工藝制造，而無需增加任何額外的掩 膜或工藝步驟。請參閱圖la，上述專利申請所公開的一種現(xiàn)有的MTP單元結(jié)構(gòu)包括選擇晶體管 10、編程晶體管20和擦除晶體管30。選擇晶體管10的源極11作為漏端BL，選擇晶體管10 的柵極12作為選擇端SG，選擇晶體管10的漏極13與編程晶體管20的源極21相連接。編 程晶體管20的柵極與擦除晶體管30的柵極為同一個(gè)浮柵(floating poly)22。編程晶體 管20的漏極23、選擇晶體管10所在η阱14、編程晶體管20所在η阱M三者相連接，并作 為編程端WL。擦除晶體管30的源極31和漏極33連接在一起作為擦除端EG。擦除晶體管 30所在ρ型襯底或η阱34接地。圖Ia所示的MTP器件單元結(jié)構(gòu)中，選擇晶體管10為PM0S，位于η阱14中；編程 晶體管20也是PM0S，位于η阱M中；擦除晶體管30為NM0S，位于ρ型襯底或η阱34中。 η阱14與η阱M可以是同一個(gè)η阱，也可以是不同η講。η講34則與η阱14、η阱M都 不相同。請參閱圖lb，這是上述專利申請所公開的另一種現(xiàn)有的MTP單元結(jié)構(gòu)，與圖Ia的 區(qū)別是，擦除晶體管30由NMOS換成了 PM0S。此時(shí)，擦除晶體管30位于η阱34中。η阱34 則與η阱14、η阱M都不相同。擦除晶體管30的源極31、漏極33和所在η阱34連接在 一起作為擦除端EG。對于普通的MOS晶體管而言，其源極和漏極是可以互換的，取決于如何說明和定 義。因此上述圖Ia和圖Ib所示的MTP器件單元結(jié)構(gòu)中，選擇晶體管10的源極11和漏極 13可以互換，編程晶體管20的源極21和漏極23可以互換，擦除晶體管30的源極31和漏 極33可以互換。上述MTP器件單元結(jié)構(gòu)的編程方法可以采用CHE (channel hot electroninjection，溝道熱電子注人)機(jī)、或者 BBHE(band-to-band-tunnelingindeced hot electron injection，帶帶隧穿熱電子注入)機(jī)制、SSI (sourceside injection，源極 側(cè)注入)機(jī)制、FN(Fowler-Nordheim tunneling，福勒-諾德海姆隧穿)機(jī)制等。上述MTP 器件單元結(jié)構(gòu)的擦除方法可以采用FN機(jī)制、或者BBHE機(jī)制、CHE機(jī)制等。上述MTP器件單元結(jié)構(gòu)具有如下缺點(diǎn)第一，由于編程端WL在編程晶體管20的一側(cè)，那么選擇晶體管10與編程晶體管 20中間共用的浮接ρ型重?fù)诫s區(qū)(即相連接的選擇晶體管10的漏端13和編程晶體管20 的源端21)的電位會對浮柵22產(chǎn)生反耦合效果，使得溝道電流變小，影響編程效果。更詳細(xì)的內(nèi)容可以參考《Single PolyPMOS-based CMOS-Compatible low voltage OTP》(((Proc. of SPIE))第5837卷第953 960頁)中對于耦合關(guān)系的描述。第二，上述MTP器件單元結(jié)構(gòu)在編程時(shí)，編程晶體管20的溝道中受碰撞電離產(chǎn)生 的空穴需漂移2個(gè)溝道區(qū)域(即編程晶體管20的溝道區(qū)域和選擇晶體管10的溝道區(qū)域)， 才能被負(fù)電源漏端BL吸收，這大大影響了 MTP器件的編程速度。第三，請參閱圖3，由于上述兩點(diǎn)不足之處，當(dāng)編程晶體管20的柵氧化層(即浮柵 22下方的二氧化硅，有時(shí)也稱為隧穿氧化層)厚度為較大的Tox2時(shí)，柵氧化層的能帶彎曲 程度較小，溝道區(qū)價(jià)帶Ev頂?shù)綎叛趸瘜訉?dǎo)帶Ec頂之間的距離較大，空穴在溝道中碰撞電離 后產(chǎn)生的電子需要克服較大的勢壘才能穿越柵氧化層，這要求較大的能量或較長的時(shí)間， 表現(xiàn)為編程效率較差。當(dāng)編程晶體管20的柵氧化層厚度為較小的Toxl時(shí)，柵氧化層的彎 曲程度較大，溝道區(qū)價(jià)帶Ev頂?shù)綎叛趸瘜訉?dǎo)帶Ec頂之間的距離較小，電子只需要客服較小 的勢壘就能穿越柵氧化層，表現(xiàn)為編程效率較好。請參閱圖4，試驗(yàn)發(fā)現(xiàn)，上述MTP器件單元結(jié)構(gòu)，在漏端BL接2. 5V電壓、編程端WL 接3. 5V電壓、選擇端SG接OV電壓、擦除端EG接0 3. 5V電壓的讀取情況下，當(dāng)編程晶體 管20的柵氧化層厚度為135Α時(shí)，在編程電壓為9V的情況下，需要編程時(shí)間長達(dá)Is才能完 成編程(圖4中正方形)，編程速度非常慢，編程效率太差。因此，現(xiàn)有的MTP器件單元結(jié) 構(gòu)，僅能適用于編程晶體管20的柵氧化層厚度較薄的情況(60 80人)，不能適用于編程 晶體管20的柵氧化層厚度較厚的情況(80Α以上)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種MTP器件單元結(jié)構(gòu)，既可以適用于較薄的 柵氧化層，也可以適用于較厚的柵氧化層，并能提高編程速度、加強(qiáng)編程效率。為此，本發(fā)明 還要提供所述MTP器件單元結(jié)構(gòu)的操作方法。為解決上述技術(shù)問題，本發(fā)明MTP器件單元結(jié)構(gòu)包括選擇晶體管10、編程晶體管 20和擦除晶體管30；所述選擇晶體管10的源極11與所述選擇晶體管10所在η阱14、所述編程晶體 管20所在η阱M三者相連接；所述選擇晶體管10的柵極12作為選擇端SG ；所述選擇晶 體管10的漏極13與編程晶體管20的源極21相連接；所述編程晶體管20的柵極和擦除晶體管30的柵極為同一個(gè)浮柵22 ；所述選擇晶體管10的源極11串聯(lián)一電阻作為編程端WL，所述編程晶體管20的漏 極23作為漏端BL ；或者，所述選擇晶體管10的源極11作為編程端WL，所述編程晶體管20 的漏極23串聯(lián)一電阻作為漏端BL ；所述擦除晶體管30的源極31和漏極33相連接作為擦除端EG。所述MTP器件單元結(jié)構(gòu)的操作方法為讀取時(shí)，在編程端WL加直流電壓+1 +3. 5V，漏端BL所加直流電壓比編程端WL 所加直流電壓低IV或更多，選擇端SG接地，擦除端EG接地、或者與漏端BL同電位、或者與 編程端WL同電位； 編程時(shí)，在編程端WL加脈沖電壓+6 +9V，漏端BL接地，選擇端SG接地，擦除端 EG接地；
擦除時(shí)，在擦除端EG加脈沖電壓+10 +17V，編程端WL接地，漏端BL接地或浮 接，選擇端SG接地或加正電位。本發(fā)明MTP器件單元結(jié)構(gòu)及其操作方法，可以適用于編程晶體管具有較厚的柵氧 化層的情況，并能提高編程速度、加強(qiáng)編程效率。


圖la、圖Ib是現(xiàn)有的MTP器件單元結(jié)構(gòu)的兩種示意圖；圖2a、圖2b是本發(fā)明MTP器件單元結(jié)構(gòu)的兩種示意圖；圖3是現(xiàn)有的MTP器件單元結(jié)構(gòu)在編程晶體管的隧穿氧化層具有不同厚度時(shí)能帶 彎曲示意圖；圖4是現(xiàn)有的MTP器件單元結(jié)構(gòu)和本發(fā)明MTP器件單元結(jié)構(gòu)的編程比較示意圖；圖5是本發(fā)明MTP器件單元結(jié)構(gòu)具有串聯(lián)電阻、及不具有串聯(lián)電阻的比較示意圖。圖中附圖標(biāo)記說明10為選擇晶體管；11為選擇晶體管的源極；12為選擇晶體管的柵極；13為選擇晶 體管的漏極；14為選擇晶體管所在η阱；20為編程晶體管；21為編程晶體管的源極；22為 浮柵；23為編程晶體管的漏極；24為編程晶體管所在η阱；30為擦除晶體管；31為擦除晶 體管的源極；33為擦除晶體管的漏極；34為擦除晶體管所在ρ型襯底或η阱；BL為漏端；WL 為編程端；SG為選擇端；EG為擦除端。
具體實(shí)施例方式請參閱圖2a，本發(fā)明MTP器件單元結(jié)構(gòu)的一個(gè)實(shí)施例包括選擇晶體管10、編程晶 體管20和擦除晶體管30。選擇晶體管10為PMOS晶體管，位于η阱14中。編程晶體管20為PMOS晶體管， 位于11阱對中。η阱14與11阱對通常是同一個(gè)η阱，也可以是不同的η阱。擦除晶體管 30為NMOS晶體管，位于ρ型襯底或η講34中。η阱34與η阱14、η阱M均不同。選擇晶體管10的源極11與選擇晶體管10所在η阱14、編程晶體管20所在η阱 24三者相連接。選擇晶體管10的柵極12作為選擇端SG。選擇晶體管10的漏極13與編 程晶體管20的源極21相連接。編程晶體管20的柵極和擦除晶體管30的柵極為同一個(gè)浮 柵22。選擇晶體管10的源極11串聯(lián)一電阻作為編程端WL，此時(shí)編程晶體管20的漏極 23作為漏端BL。或者，編程晶體管20的漏極23串聯(lián)一電阻作為漏端BL，此時(shí)選擇晶體管 10的源極11作為編程端WL。擦除晶體管30的源極31和漏極33相連接作為擦除端EG。擦除晶體管30所在ρ 型襯底或η阱34接地。請參閱圖2b，本發(fā)明MTP器件單元結(jié)構(gòu)的另一個(gè)實(shí)施例也可以是將圖加中的擦 除晶體管30由NMOS改為PM0S。此時(shí)，擦除晶體管30位于η阱34中。η阱34與η阱14、 η阱M均不同。擦除晶體管30的源極31、漏極33和所在η阱34三者相連接，并作為擦除 端EG0與現(xiàn)有的MTP器件單元結(jié)構(gòu)不同，本發(fā)明MTP器件單元結(jié)構(gòu)中，編程晶體管20的柵氧化層的厚度可以是60 160A。為了降低擦除電壓，擦除晶體管30的柵極面積(即浮柵22在擦除晶體管30上的 部分)要比編程晶體管20的柵極面積(即浮柵22在編程晶體管20上的部分)要小的多。 優(yōu)選情況下，擦除晶體管30的柵極面積與編程晶體管20的柵極面積的比值為10% -40%。本發(fā)明MTP器件單元結(jié)構(gòu)具有如下優(yōu)點(diǎn)第一，漏端BL設(shè)置在編程晶體管20的一側(cè)。一方面，編程時(shí)，漏端BL作為負(fù)電源 端，編程晶體管20的溝道中受碰撞電離產(chǎn)生的空穴可以直接被負(fù)電源端BL吸收，這有利于 產(chǎn)生更多的熱電子，從而提高編程效率。另一方面，克服了選擇晶體管10與編程晶體管20 中間共用的浮接P型重?fù)诫s區(qū)(即相連接的選擇晶體管10的漏端13和編程晶體管20的 源端21)的電位對浮柵22產(chǎn)生的反耦合效果。由于空穴可以直接被漏端BL吸收，以及改 善了所述反耦合效果，本發(fā)明MTP器件的單元結(jié)構(gòu)便可以適用于較厚的柵氧化層，當(dāng)然也 適用于較薄的柵氧化層。請參閱圖4，試驗(yàn)發(fā)現(xiàn)，在漏端BL接2. 5V電壓、編程端札接3. 5V電壓、選擇端SG 接OV電壓、擦除端EG接0 3. 5V電壓的讀取情況下，對于圖la、圖Ib所示的現(xiàn)有的MTP 器件單元結(jié)構(gòu)，編程電壓為7V、編程時(shí)間為100 μ s時(shí)不能完成編程(圖4中三角形)。要 完成編程，編程電壓要達(dá)到9V，編程時(shí)間要達(dá)到Is (圖4中正方形)，編程效率差。對于圖 2a、圖2b所示的本發(fā)明MTP器件單元結(jié)構(gòu)，編程電壓為7V、編程時(shí)間為100 μ s時(shí)就能完成 編程(圖4中菱形)，編程效率大大提高了。第二，在編程端WL或漏端BL串聯(lián)一電阻，進(jìn)行限流及穩(wěn)定編程電壓，以防止讀取 時(shí)誤編程的產(chǎn)生。如果在編程端WL和漏端BL都沒有串聯(lián)電阻，則很容易產(chǎn)生誤編程(soft program)現(xiàn)象。當(dāng)編程晶體管20的隧穿氧化層較薄時(shí)，由于編程效率過高，會導(dǎo)致編程電 壓不穩(wěn)定，面內(nèi)分布不均勻，可能會發(fā)生較小的編程電壓就能完成編程。此時(shí)的編程電壓與 讀取時(shí)的電壓非常接近，可能會導(dǎo)致讀取時(shí)發(fā)生誤編程，導(dǎo)致MTP器件失效。請參閱圖5，試驗(yàn)發(fā)現(xiàn)，在漏端BL接2. 5V電壓、編程端札接3. 5V電壓、選擇端SG 接OV電壓、擦除端EG接0 3. 5V電壓的讀取情況下，對于圖2a、圖2b所示的本發(fā)明MTP 器件單元結(jié)構(gòu)，如果在編程端WL和漏端BL均不串聯(lián)電阻時(shí)，編程電壓為4V、編程時(shí)間為 IOOys就能完成編程(圖5中正方形)，這樣由于讀取電壓(3. 5V)與4V接近，會引起讀 取時(shí)誤編程現(xiàn)象。而在編程端WL或漏端BL串聯(lián)500 Ω電阻后，編程電壓為4V時(shí)不能完成 編程(圖5中三角形)；編程電壓要達(dá)到7V，編程時(shí)間為100 μ s才能完成編程(圖5中菱 形)，從而避免讀取時(shí)誤編程現(xiàn)象。串聯(lián)電阻的阻值為200 1500 Ω。如果串聯(lián)電阻的阻值太小，將起不到限流穩(wěn)壓 作用。如果串聯(lián)電阻的阻值太大，會使編程時(shí)溝道電流太小而影響編程效果，導(dǎo)致編程效率 低下。本發(fā)明MTP器件單元結(jié)構(gòu)可以按照如下示例性方式組成MTP器件陣列，即成列的 單元結(jié)構(gòu)的漏端BL按照每列分別連接作為位線，成行的單元結(jié)構(gòu)的編程端WL按照每行分 別連接作為字線，成行的單元結(jié)構(gòu)的選擇端SG按照每行分別連接作為選擇線，成行的單元 結(jié)構(gòu)的擦除端EG按照每行分別連接作為擦除線。本發(fā)明MTP器件單元結(jié)構(gòu)的讀取方法是在編程端WL加直流電壓+1 +3. 5V，漏端BL所加直流電壓比編程端WL所加直流電壓低0. 5 3V且大于或等于0V，選擇端SG接 地，擦除端EG接地、或者與漏端BL同電位、或者與編程端WL同電位。上述讀取方法同樣適用于MTP器件陣列，此時(shí)對于同一位線或同一字線但不需要 讀取的MTP器件單元結(jié)構(gòu)，選擇端SG和/或漏端BL與編程端WL同電位。本發(fā)明MTP器件單元結(jié)構(gòu)的編程方法是(以CHE機(jī)制為例)在編程端WL加脈沖 電壓+6 +9V，漏端BL接地，選擇端SG接地，擦除端EG接地。上述編程方法同樣適用于MTP器件陣列，此時(shí)對于同一位線或同一字線但不需要 編程的MTP器件單元結(jié)構(gòu)，選擇端SG和/或漏端BL與編程端WL同電位。上述MTP器件單元結(jié)構(gòu)的編程方法以CHE機(jī)制為例，本申請也可采用BBHE機(jī)制、 SSI機(jī)制、FN機(jī)制等。本發(fā)明MTP器件的擦除方法是(以FN機(jī)制為例)在擦除端EG加脈沖電壓+10 +17V，編程端WL接地，漏端BL接地或浮接，選擇端SG接地或加正電位。上述擦除方法同樣適用于MTP器件陣列，此時(shí)對于同一位線或同一字線但不需要 擦除的MTP器件單元結(jié)構(gòu)，擦除端EG接地或者浮接。上述MTP器件單元結(jié)構(gòu)的擦除方法以FN機(jī)制為例，本申請也可采用BBHE機(jī)制、 CHE機(jī)制等。綜上所述，本發(fā)明提供了一種新型的MTP器件單元結(jié)構(gòu)，其編程端WL在選擇晶體 管的一側(cè)，漏端BL在編程晶體管的一側(cè)，通過在編程端WL或漏BL串聯(lián)一電阻克服了有可 能出現(xiàn)的讀取時(shí)誤編程現(xiàn)象，這種MTP器件單元結(jié)構(gòu)可以適用于60 160人厚度的編程晶 體管的柵氧化層，從而突破了現(xiàn)有MTP器件單元結(jié)構(gòu)的應(yīng)用局限。
權(quán)利要求
1.一種MTP器件單元結(jié)構(gòu)，其特征是，包括選擇晶體管(10)、編程晶體管00)和擦除 晶體管(30)；所述選擇晶體管(10)的源極(11)與所述選擇晶體管(10)所在η阱(14)、所述編程晶 體管00)所在η阱04)三者相連接；所述選擇晶體管(10)的柵極(12)作為選擇端(SG)； 所述選擇晶體管(10)的漏極(1 與編程晶體管00)的源極相連接；所述編程晶體管OO)的柵極和擦除晶體管(30)的柵極為同一個(gè)浮柵02)；所述選擇晶體管(10)的源極(11)串聯(lián)一電阻作為編程端(WL)，所述編程晶體管OO) 的漏極03)作為漏端(BL)；或者，所述選擇晶體管(10)的源極(11)作為編程端(WL)，所 述編程晶體管OO)的漏極03)串聯(lián)一電阻作為漏端(BL)；所述擦除晶體管(30)的源極(31)和漏極(33)相連接作為擦除端(EG)。
2.根據(jù)權(quán)利要求1所述的MTP器件單元結(jié)構(gòu)，其特征是，所述選擇晶體管(10)和編程 晶體管OO)均為PM0S，所述擦除晶體管(30)為NMOS或PM0S。
3.根據(jù)權(quán)利要求2所述的MTP器件單元結(jié)構(gòu)，其特征是，所述選擇晶體管(10)位于η 阱(14)中，所述編程晶體管OO)位于η阱04)中，所述η阱(14)和η阱Q4)為同一個(gè) η阱或不同η阱；當(dāng)所述擦除晶體管(30)為NMOS時(shí)，所述擦除晶體管(30)位于ρ型襯底或η阱(34) 中，所述η阱(34)與η阱(14)、η阱(24)均不同；當(dāng)所述擦除晶體管(30)為PMOS時(shí)，所述擦除晶體管(30)位于η阱(34)中，所述η阱 (34)與η阱(14)、η阱(24)均不同。
4.根據(jù)權(quán)利要求2所述的MTP器件單元結(jié)構(gòu)，其特征是，當(dāng)所述擦除晶體管(30)為NMOS時(shí)，所述擦除晶體管(30)的源極(31)和漏極(33)相 連接作為擦除端(EG)，所述擦除晶體管(30)所在ρ型襯底或η阱(34)接地；當(dāng)所述擦除晶體管(30)為PMOS時(shí)，所述擦除晶體管(30)的源極(31)、漏極(33)和所 在η阱(34)三者相連接，并作為擦除端(EG)。
5.根據(jù)權(quán)利要求1所述的MTP器件單元結(jié)構(gòu)，其特征是，所述在編程端(WL)或漏端 (BL)串聯(lián)的電阻的阻值為200 1500 Ω。
6.根據(jù)權(quán)利要求1所述的MTP器件單元結(jié)構(gòu)，其特征是，所述擦除晶體管(30)的柵極 面積與所述編程晶體管00)的柵極面積的比值為0. 1 0. 4。
7.根據(jù)權(quán)利要求1所述的MTP器件單元結(jié)構(gòu)，其特征是，所述編程晶體管00)的柵氧 化層厚度為60 160入。
8.如權(quán)利要求ι所述的MTP器件單元結(jié)構(gòu)的操作方法，其特征是，讀取時(shí)，在編程端(WL)加直流電壓+1 +3. 5V，漏端(BL)所加直流電壓比編程端(WL) 所加直流電壓低0. 5 3V且大于或等于0V，選擇端(SG)接地，擦除端(EG)接地或者與漏 端(BL)同電位或者與編程端(WL)同電位；編程時(shí)，在編程端(WL)加脈沖電壓+6 +9V，漏端(BL)接地，選擇端(SG)接地，擦除 端(EG)接地；擦除時(shí)，在擦除端(EG)加脈沖電壓+10 +17V，編程端(WL)接地，漏端(BL)接地或浮 接，選擇端(SG)接地或加正電位。
9.根據(jù)權(quán)利要求8所述的MTP器件單元結(jié)構(gòu)的操作方法，其特征是， 讀取時(shí)，對于同一位線或同一字線但不需要讀取的MTP器件單元結(jié)構(gòu)，選擇端(SG)和 /或漏端(BL)與編程端(WL)同電位；編程時(shí)，對于同一位線或同一字線但不需要編程的MTP器件單元結(jié)構(gòu)，選擇端(SG)和 /或漏端(BL)與編程端(WL)同電位。
全文摘要
本發(fā)明公開了一種MTP器件單元結(jié)構(gòu)，編程端(WL)在選擇晶體管(10)的一側(cè)，漏端(BL)在編程晶體管(20)的一側(cè)，編程端(WL)或漏端(BL)處具有一串聯(lián)電阻。本發(fā)明還公開了所述MTP器件單元結(jié)構(gòu)的操作方法。本發(fā)明可以適用于編程晶體管具有較厚的柵氧化層的情況，并能提高編程速度、加強(qiáng)編程效率。
文檔編號G11C16/04GK102110470SQ20091020202
公開日2011年6月29日 申請日期2009年12月24日 優(yōu)先權(quán)日2009年12月24日
發(fā)明者劉梅, 胡曉明, 蔡明祥, 黃景豐 申請人:上海華虹Nec電子有限公司