選擇性外延生長(zhǎng)的基于iii-v材料的器件的制作方法
【專利摘要】實(shí)施例包括基于III?V材料的器件，其包括：在硅襯底上的基于第一III?V材料的緩沖層；在基于第一III?V材料的緩沖層上的基于第二III?V材料的緩沖層，第二III?V材料包括鋁；以及在基于第二III?V材料的緩沖層上的基于III?V材料的器件溝道層。另一實(shí)施例包括上面的主題，并且基于第一III?V材料的緩沖層和基于第二III?V材料的緩沖層均具有等于基于III?V材料的器件溝道層的晶格參數(shù)。本文中包括其它實(shí)施例。
【專利說明】
選擇性外延生長(zhǎng)的基于Μ I-V材料的器件
技術(shù)領(lǐng)域
[0001] 如本文所述的實(shí)施例涉及電子器件制造的領(lǐng)域，并且具體地涉及基于III-V材料 的器件的制造。
【背景技術(shù)】
[0002] 選擇性區(qū)域外延可以用于在硅(Si)襯底上形成III-V M0S器件。通常，選擇性區(qū)域 外延是指穿過沉積在半導(dǎo)體襯底上的圖案化電介質(zhì)掩模的外延層的局部生長(zhǎng)。然而，當(dāng) IIι-v材料在Si襯底上生長(zhǎng)時(shí)，產(chǎn)生缺陷。缺陷是由于IIι-v材料與Si之間的晶格失配以及 從Si材料移動(dòng)到III-V材料的無極性到極性轉(zhuǎn)變。這些缺陷可以減小III-V材料中的載流子 (例如電子、空穴或這兩者)的迀移率。由于缺陷，用于互補(bǔ)金屬氧化物半導(dǎo)體（"CMOS"）系統(tǒng) 的基于III-V材料的器件、基于鍺的器件或基于其它晶格失配材料的器件到Si襯底上的集 成有困難。
【附圖說明】
[0003] 圖1示出根據(jù)一個(gè)實(shí)施例的電子器件結(jié)構(gòu)的橫截面視圖。
[0004] 圖2是根據(jù)一個(gè)實(shí)施例的在第一緩沖層沉積在襯底上之后的類似于圖1的橫截面 視圖。
[0005] 圖3是根據(jù)一個(gè)實(shí)施例的在第二緩沖層沉積到第一緩沖層上之后的類似于圖2的 橫截面視圖。
[0006] 圖4是根據(jù)一個(gè)實(shí)施例的在器件層沉積到第二緩沖層上之后的類似于圖3的橫截 面視圖。
[0007] 圖5是根據(jù)一個(gè)實(shí)施例的在薄蓋層任選地生長(zhǎng)在器件層上之后的類似于圖4的橫 截面視圖。
[0008] 圖6是根據(jù)一個(gè)實(shí)施例的在重?fù)诫s層沉積在器件層之上之后的類似于圖5的橫截 面視圖。
[0009] 圖7是根據(jù)一個(gè)實(shí)施例的在從器件的柵極區(qū)去除重?fù)诫s源極/漏極層之后的類似 于圖6的橫截面視圖。
[0010] 圖8是根據(jù)一個(gè)實(shí)施例的在形成器件鰭狀物之后的類似于圖7的橫截面視圖。
[0011] 圖9是根據(jù)一個(gè)實(shí)施例的在絕緣層沉積到相鄰于第一緩沖層的部分的側(cè)壁的另一 絕緣層上之后的類似于圖8的橫截面視圖。
[0012] 圖10是根據(jù)一個(gè)實(shí)施例的在柵極電介質(zhì)層和柵極電極層沉積在鰭狀物之上之后 的類似于圖9的橫截面視圖。
[0013] 圖11是根據(jù)一個(gè)實(shí)施例的如圖6中所描繪的多層疊置體的透視圖。
[0014] 圖12是根據(jù)一個(gè)實(shí)施例的如圖10中所描繪的三柵極晶體管的一部分的透視圖。
[0015] 圖13是根據(jù)一個(gè)實(shí)施例的示出載流子的霍爾迀移率與InGaAs溝道厚度對(duì)比的示 例性曲線。
[0016] 圖14是根據(jù)一個(gè)實(shí)施例的示出有效電子質(zhì)量(mo)與In含量（％ )對(duì)比的示例性曲 線。
[0017] 圖15是根據(jù)一個(gè)實(shí)施例的示出InGaAs中的銦含量與晶格常數(shù)對(duì)比的示例性曲線。
[0018] 圖16示出根據(jù)一個(gè)實(shí)施例的計(jì)算設(shè)備1600。
[0019] 圖17包括在本發(fā)明的實(shí)施例中使用的材料的能帶排列和晶格常數(shù)信息。
[0020] 圖18包括本發(fā)明的兩個(gè)實(shí)施例中的基于III-V材料的器件的橫截面視圖。
[0021 ]圖19包括本發(fā)明的實(shí)施例中的III-V材料器件的一部分的圖像。
[0022]圖20包括本發(fā)明的實(shí)施例中的制造器件的方法。
【具體實(shí)施方式】
[0023]在下面的描述中，闡述了很多具體細(xì)節(jié)，例如具體材料、元件的尺寸等，以便提供 對(duì)本文所述的一個(gè)或多個(gè)實(shí)施例的徹底理解。然而對(duì)本領(lǐng)域中的普通技術(shù)人員顯而易見的 是，可以在沒有這些具體細(xì)節(jié)的情況下實(shí)踐本文所述的一個(gè)或多個(gè)實(shí)施例。在其它實(shí)例中， 半導(dǎo)體制造工藝、技術(shù)、材料、設(shè)備等沒有被相當(dāng)詳細(xì)地描述，以避免不必要的使本描述難 以理解。雖然在附圖中描述并示出了某些示例性實(shí)施例，應(yīng)理解，這樣的實(shí)施例僅是說明性 的而非限制性的，并且實(shí)施例不限于所示出并描述的具體構(gòu)造和布置，因?yàn)楸绢I(lǐng)域中的普 通技術(shù)人員可以做出修改。在整個(gè)說明書中對(duì)"一個(gè)實(shí)施例"、"另一實(shí)施例"或"實(shí)施例"的 提及意指結(jié)合實(shí)施例描述的特定特征、結(jié)構(gòu)、功能或特性包括在至少一個(gè)實(shí)施例中。因此， 例如"一個(gè)實(shí)施例"和"實(shí)施例"的短語在整個(gè)說明書中的不同地方的出現(xiàn)并不一定指同一 實(shí)施例。此外，在一個(gè)或多個(gè)實(shí)施例中，可以用任何適當(dāng)?shù)姆绞浇M合特定特征、結(jié)構(gòu)、功能或 特性。此外，創(chuàng)造性方面存在于少于單個(gè)所公開的實(shí)施例的所有特征。因此，在具體實(shí)施方 式后面的權(quán)利要求由此被明確地并入該【具體實(shí)施方式】中，每個(gè)權(quán)利要求自身作為單獨(dú)的實(shí) 施例。雖然在本文描述了示例性實(shí)施例，本領(lǐng)域中的技術(shù)人員將認(rèn)識(shí)到，可以在具有如本文 所述的修改和變更的情況下實(shí)踐這些示例性實(shí)施例。該描述因此被視為說明性的而非限制 性的。
[0024]本文中描述了制造選擇性外延生長(zhǎng)的基于III-V材料的器件的方法和裝置。第一 緩沖層沉積到襯底上的絕緣層中的溝槽中。第二緩沖層沉積到第一緩沖層上。器件層沉積 在第二緩沖層上。在實(shí)施例中，第二緩沖層具有與器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。 在實(shí)施例中，第二緩沖層可以改變晶格參數(shù)，甚至超過目標(biāo)緩沖層晶格參數(shù)（即第二緩沖層 的晶格參數(shù)可以被分級(jí)并且可以包括小于、等于或大于器件層和/或第一緩沖層的晶格參 數(shù)的部分），以快速消除缺陷。在實(shí)施例中，第一緩沖層具有在襯底與器件溝道層的晶格參 數(shù)之間的晶格參數(shù)。第一緩沖層可以具有實(shí)質(zhì)上等于第二緩沖層的晶格參數(shù)和/或溝道層 的晶格參數(shù)的晶格參數(shù)。在實(shí)施例中，第一緩沖層、第二緩沖層和器件層中的至少一個(gè)是基 于III-V材料的層，并且襯底是Si襯底。在實(shí)施例中，蓋層沉積在器件層上。在實(shí)施例中，形 成包括器件層的鰭狀物。在實(shí)施例中，柵極電介質(zhì)沉積在鰭狀物之上，并且源極和漏極區(qū)形 成在鰭狀物中。在實(shí)施例中，器件層包括溝道層。
[0025]在至少一些實(shí)施例中，多層疊置體包括Si襯底上的基于第一III-V材料的緩沖層。 基于第二III-V材料的緩沖層沉積到基于第一 III-V材料的緩沖層上。包括基于第一 III-V 材料的緩沖層上的基于第二III-V材料的緩沖層的多層疊置體沉積在Si襯底上的絕緣層中 的溝槽中。多層疊置體允許使用選擇性外延方法來在Si上集成ΙΙΙ-ν材料。選擇性外延生長(zhǎng) 涉及使多層疊置體生長(zhǎng)在Si襯底上的絕緣層中的溝槽中。襯底上的絕緣層中的溝槽具有高 寬比（深度比寬度(D/W))，使得源自于晶格失配生長(zhǎng)的缺陷被捕獲在沉積在溝槽中的緩沖 層內(nèi)（并在很大程度上被從溝道或器件層排除）。這涉及高寬比俘獲(ART)的形式。
[0026] 在襯底與器件層之間選擇性生長(zhǎng)的緩沖層提供捕獲底部緩沖層內(nèi)的位錯(cuò)缺陷的 優(yōu)點(diǎn)，從而減少傳播到器件層的缺陷。如本文所述的層疊置體組合提供了適應(yīng)Si襯底與 III-V器件層之間的較大晶格失配的優(yōu)點(diǎn)，同時(shí)還由于能帶偏移而提供了溝道與襯底之間 的隔離的優(yōu)點(diǎn)。在實(shí)施例中，III-V器件層是具有高銦（"In"）組分（例如至少53%)的 InGaAs。如在本文使用的，"53%"是常用方式，涉及III-V材料的領(lǐng)域中的普通技術(shù)人員通 過該方式來提及這些膜。該術(shù)語指示存在于InGaAs材料中的III族元素的53%是In，并且剩 余部分(47%)是Ga。應(yīng)按照將"53%"組分稱為In 26.5Ga23.5AS5Q的在科學(xué)上更準(zhǔn)確的描寫來 解釋這個(gè)術(shù)語。
[0027] 如本文所述的包括多個(gè)緩沖層的層疊置體的實(shí)施例適應(yīng)Si襯底與III-V器件溝道 層之間的晶格失配。本文所述的異質(zhì)集成的解決方案可以用于制造各種器件架構(gòu)(例如，三 柵極器件、納米線、納米帶等）。
[0028] 圖1示出根據(jù)一個(gè)實(shí)施例的基于III-V材料的電子器件結(jié)構(gòu)的橫截面視圖100。溝 槽103形成在絕緣層102中以暴露襯底101。
[0029] 在一個(gè)實(shí)施例中，襯底101包括半導(dǎo)體材料（例如，單晶Si、鍺（"Ge"）、硅鍺 ("SiGe"）、基于III-V材料的材料(例如，砷化鎵（"GaAs"））或其任何組合）。在一個(gè)實(shí)施例 中，結(jié)構(gòu)100包括集成電路的金屬化互連層。在至少一些實(shí)施例中，結(jié)構(gòu)100包括電子器件 (例如，晶體管、存儲(chǔ)器、電容器、電阻器、光電子器件、開關(guān)和由諸如層間電介質(zhì)、溝槽絕緣 層或在電子器件制造領(lǐng)域中的普通技術(shù)人員已知的任何其它絕緣層等電絕緣層分開的任 何其它有源和無源電子器件）。在至少一些實(shí)施例中，結(jié)構(gòu)1〇〇(或在結(jié)構(gòu)100上方的層中）包 括被配置為連接金屬化層的互連(例如通孔）。
[0030] 在實(shí)施例中，襯底101是包括體下部襯底、中間絕緣層和頂部單晶層的絕緣體上半 導(dǎo)體(SOI)襯底。頂部單晶層可以包括上面列出的任何材料(例如Si)。
[0031] 絕緣層102可以是適合于使相鄰器件絕緣并防止電流泄漏的任何材料。在一個(gè)實(shí) 施例中，電絕緣層102是氧化物層(例如二氧化硅)或任何其它電絕緣層。在一個(gè)實(shí)施例中， 絕緣層102包括層間電介質(zhì)（ILD)，例如二氧化娃。在一個(gè)實(shí)施例中，絕緣層102可以包括聚 酰亞胺、環(huán)氧樹脂、光可限定材料(例如苯并環(huán)丁烯(BCB))、WPR系列材料和/或旋涂玻璃。在 一個(gè)實(shí)施例中，絕緣層102是低電容率(低k)ILD層。一般，低k是指具有低于二氧化硅的電容 率的介電常數(shù)(電容率k)的電介質(zhì)。
[0032]在一個(gè)實(shí)施例中，絕緣層102是提供使襯底101上的一個(gè)鰭狀物與其它鰭狀物隔離 的場(chǎng)隔離區(qū)的淺溝槽隔離（STI)層。在一個(gè)實(shí)施例中，層102的厚度在500埃（A)到 10,000 A的近似范圍內(nèi)。可以使用本領(lǐng)域中的普通技術(shù)人員已知的任何技術(shù)來均厚沉積 絕緣層102,所述技術(shù)例如但不限于化學(xué)氣相沉積(CVD)和物理氣相沉積(PVP)。
[0033]在實(shí)施例中，使用本領(lǐng)域中的普通技術(shù)人員已知的圖案化和蝕刻技術(shù)之一將絕緣 層102圖案化并蝕刻以形成溝槽，例如溝槽103。溝槽103具有深度D 121和寬度W 122。在一 些實(shí)施例中，溝槽103的高寬比(D/W)確定穿過該溝槽沉積的緩沖層的厚度。在一些實(shí)施例 中，溝槽的D/W比越高，緩沖層就越厚。在實(shí)施例中，穿過溝槽沉積到襯底上的緩沖層足夠 厚，使得源自于晶格失配的缺陷中的大部分缺陷被俘獲在該緩沖層內(nèi)并被防止傳播到形成 在緩沖層上的器件層中。在實(shí)施例中，溝槽的高寬比(D/W)是至少1.5,并且更具體地是至少 3。其它實(shí)施例包括較高的高寬比，例如10:1或20:1或甚至更高以提供更好的晶體管性能。 在實(shí)施例中，溝槽的寬度由電子器件的寬度確定。電子器件可以是例如三柵極器件、基于納 米線的器件、基于納米帶的器件或任何其它電子器件。例如，三柵極晶體管的溝槽103的寬 度可以從大約5nm到大約80nm。例如，納米管器件或納米線器件的溝槽103的寬度可以從大 約5nm到大約80nm。在實(shí)施例中，溝槽的深度比溝槽的寬度大了至少三倍。例如，對(duì)于三柵極 晶體管，溝槽103的深度可以從大約250nm到大約600nm，并且更具體地，從大約300nm到大約 400nm〇
[0034] 絕緣層102中的溝槽103可以具有正方形、矩形、圓形、橢圓形或任何其它形狀以暴 露下層襯底101。在至少一些實(shí)施例中，溝槽的寬度是從大約20nm到大約300nm。在至少一些 實(shí)施例中，溝槽的深度是從大約60nm到大約600nm。
[0035] 圖2是根據(jù)一個(gè)實(shí)施例的在第一緩沖層沉積在襯底上之后的類似于圖1的橫截面 視圖200。第一緩沖層104穿過溝槽103選擇性地沉積到襯底101的暴露部分上。在實(shí)施例中， 緩沖層104具有在襯底101與將形成于其上的器件層的晶格參數(shù)之間的晶格參數(shù)。通常，晶 格常數(shù)是一般被稱為在晶體晶格中的單位單元之間的距離的晶格參數(shù)。晶格參數(shù)是不同材 料之間的結(jié)構(gòu)兼容性的度量。在另一實(shí)施例中，緩沖層104的晶格常數(shù)通常等于最終形成于 其上的溝道層。
[0036]緩沖層104的材料被選擇為使得第一緩沖層104的晶格常數(shù)（"LCf )在Si的晶格常 數(shù)（"LCSl"）和器件溝道層的晶格常數(shù)（"LCd。"）之間。在另一實(shí)施例中，緩沖層104的材料被 選擇為使得第一緩沖層104的晶格常數(shù)通常等于器件溝道層的晶格常數(shù)。在實(shí)施例中，襯底 101是Si襯底，并且緩沖層104包括III-V材料。通常，III-V材料是指包括周期表的至少一個(gè) III族元素(例如鋁（"A1"）、鎵（"Ga"）和/或銦（"In"））和周期表的至少一個(gè)V族元素(例如氮 ("N"）、磷（"P"）、砷（"As"）和/或銻（"Sb"））的化合物半導(dǎo)體材料。在實(shí)施例中，緩沖層104是 11^、6 &48、11^148、6&六8313、另一111，材料或其任何組合。在實(shí)施例中，第一緩沖層104的晶 格常數(shù)使得比R = (LQ-LCsi)/LCsi是從大約4%到大約8%。
[0037] 在實(shí)施例中，第一緩沖層104的厚度是至少大約5nm，并且更具體地，至少50nm。
[0038] 在實(shí)施例中，使用選擇性區(qū)域外延來穿過溝槽103將緩沖層104沉積到襯底101的 暴露部分上。如圖2所示，外延緩沖層104穿過溝槽103局部生長(zhǎng)在半導(dǎo)體襯底101的暴露部 分上?？梢允褂秒娮悠骷圃祛I(lǐng)域中的普通技術(shù)人員已知的外延技術(shù)(例如，CVD、金屬有機(jī) 化學(xué)氣相沉積（"M0CVD"）、原子層沉積（"ALD"）或電子器件制造領(lǐng)域中的普通技術(shù)人員已知 的其它外延生長(zhǎng)技術(shù))之一來穿過溝槽103將外延緩沖層104選擇性地沉積到襯底101的暴 露部分上。在實(shí)施例中，通過M0CVD技術(shù)在從大約300°C到大約450°C的溫度下并且更具體地 在大約375°C的溫度下穿過溝槽103將InP的第一外延緩沖層沉積到襯底101的暴露部分上。 在另一實(shí)施例中，層104包括GaAs4 9Sb51。在另一實(shí)施例中，層104包括GaAs36Sb64。在另一實(shí)施 例中，層104包括GaAs。
[0039] 圖3是根據(jù)一個(gè)實(shí)施例的在第二緩沖層沉積到第一緩沖層上之后的類似于圖2的 橫截面視圖300。第二緩沖層105穿過溝槽103選擇性地沉積到緩沖層104上。在實(shí)施例中，第 二緩沖層105包括III-V材料。在實(shí)施例中，第二緩沖層105是砷化銦鋁（"InxAlhAs"）、銻化 銦鎵砷（"InxGai-xAsSb"）、與另一III-V材料組合的AsSb、AlAsSb、AlAs 54Sb46、AlAs42Sb58、 AlAsxSbh、另一III-V材料或其任何組合。在實(shí)施例中，第二緩沖層105沉積到另一III-V材 料的第一緩沖層104上。在實(shí)施例中，基于第二III-V材料的緩沖層105具有與基于III-V材 料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。在實(shí)施例中，基于第二III-V材料的緩沖層 105具有與具有高銦含量(例如，其中In是III族原子的至少53%)(例如，InxAlhAsanxGap xAs，其中X是至少0.53)的III-V材料的器件層的晶格參數(shù)匹配的晶格參數(shù)。在實(shí)施例中，第 二緩沖層105具有與具有至少70%原子分?jǐn)?shù)的銦含量的III-V材料的器件層的晶格參數(shù)匹 配的晶格參數(shù)(例如，InxAlhAs、In xGai-xAs，其中X是至少0.7)。
[0040] 在實(shí)施例中，器件溝道層是砷化銦鎵（"InGaAs"），并且緩沖層105是InxAlnAs、 InxG ai-xAsStKAlAsMSbAsJlAsasSbs^AlAsxSbl·-x或其任何組合。在實(shí)施例中，具有與第一緩 沖層的底部界面和與器件溝道層的頂部界面的第二緩沖材料的選擇使得第二緩沖層的晶 格常數(shù)與溝道層的晶格常數(shù)匹配。在實(shí)施例中，第二緩沖層105的厚度是至少大約200nm。
[0041] 在實(shí)施例中，使用選擇性區(qū)域外延來穿過溝槽103將緩沖層105沉積到緩沖層104 上。如圖2所示，外延緩沖層105穿過溝槽103而局部生長(zhǎng)在第一緩沖層104上?？梢允褂迷陔?子器件制造領(lǐng)域中的普通技術(shù)人員已知的外延技術(shù)(例如，CVD、M0CVD、ALD或在電子器件制 造領(lǐng)域中的普通技術(shù)人員已知的其它外延生長(zhǎng)技術(shù))之一來穿過溝槽103將外延緩沖層105 沉積到第一緩沖層104上。在實(shí)施例中，通過M0CVD技術(shù)在從大約425°C到大約650°C、并且更 具體地從大約520°C到大約580°C的溫度下穿過溝槽103將第二外延緩沖層沉積到第一緩沖 層104上。在實(shí)施例中，金屬有機(jī)氣相外延(M0VPE)可以用于在從大約425°C到大約650°C、并 且更具體地從大約520°C到大約580°C的溫度下沉積第二外延層。
[0042]圖4是根據(jù)一個(gè)實(shí)施例的在器件層沉積到第二緩沖層上之后的類似于圖3的橫截 面視圖400。器件層106穿過溝槽103選擇性地沉積到第二緩沖層105上。在實(shí)施例中，器件層 106包括器件溝道層。第二緩沖層105具有與器件層106的晶格參數(shù)匹配的晶格參數(shù)。在實(shí)施 例中，第一緩沖層104具有與器件層106的晶格參數(shù)匹配的晶格參數(shù)。在實(shí)施例中，器件層 106包括III-V材料，例如具有高銦含量（例如，銦是III族原子的至少53%(例如，1114 &1-xAsJnxGa!-xAsSb，其中X是至少0.53))的InGaAs和/或InGaAsSb。在實(shí)施例中，器件層105包 括包含至少70%的銦（III族原子的原子比）（例如，In xGai-xAs、InxGai- xAsSb，其中X是至少 0.7)的 InGaAs 和 / 或InGaAsSb。
[0043] 在實(shí)施例中，器件溝道層106是InGaAs，并且第二緩沖層105是InAlAs、InGaAsSb、 AlAsSb、GaAsSb或其任何組合。在實(shí)施例中，第二緩沖層的III-V材料的晶格常數(shù)匹配器件 層106的III-V材料的晶格常數(shù)，如上所述。器件層106的厚度由器件設(shè)計(jì)確定。在實(shí)施例中， 器件層106的厚度是從大約lnm到大約100nm 〇
[0044] 在實(shí)施例中，使用選擇性區(qū)域外延穿過溝槽103將器件層106沉積到緩沖層105上。 如圖4所示，器件層106穿過溝槽103而局部生長(zhǎng)在緩沖層105上?？梢允褂迷陔娮悠骷圃?領(lǐng)域中的普通技術(shù)人員已知的外延技術(shù)(例如，CVD、M0CVD、ALD或在電子器件制造領(lǐng)域中的 普通技術(shù)人員已知的其它外延生長(zhǎng)技術(shù))之一來穿過溝槽103將外延器件層106選擇性地沉 積到緩沖層105上。在實(shí)施例中，通過M0CVD技術(shù)在從大約400°C到大約650°C、并且更具體地 從大約520°C到大約580°C的溫度下穿過溝槽103將InGaAs的器件層沉積到緩沖層105上。
[0045] 圖5是根據(jù)一個(gè)實(shí)施例的在薄蓋層任選地生長(zhǎng)在器件層上之后的類似于圖4的橫 截面視圖500。薄蓋層可以任選地沉積到器件層106上作為與高k柵極電介質(zhì)（例如TaSiOx) 的界面，以提高柵極的控制。薄蓋層107可以穿過溝槽103選擇性地沉積到器件層106上。在 實(shí)施例中，蓋層107包括III-V材料。在實(shí)施例中，蓋層107是InP。在實(shí)施例中，蓋層107的厚 度是從大約〇.5nm到大約3nm。
[0046] 在實(shí)施例中，使用選擇性區(qū)域外延來穿過溝槽103將蓋層107沉積到器件層106上。 如圖5所示，蓋層107穿過溝槽103而局部生長(zhǎng)在器件層107上?？梢允褂肅VD、M0CVD、ALD或在 電子器件制造領(lǐng)域中的普通技術(shù)人員已知的其它外延生長(zhǎng)技術(shù)來穿過溝槽103將蓋層107 選擇性地沉積到器件層106上。
[0047] 圖6是根據(jù)一個(gè)實(shí)施例的在重?fù)诫s層沉積在器件層之上之后的類似于圖5的橫截 面視圖600。
[0048] 在實(shí)施例中，重?fù)诫s層108沉積在器件層之上以提供晶體管器件的源極(S)和漏極 (D)。如圖6所示，多層疊置體選擇性地生長(zhǎng)在溝槽103中并且在襯底101上。疊置體包括蓋層 107上的重?fù)诫s層108,蓋層107在器件層106上，器件層106在第二緩沖層105上，第二緩沖層 105在第一緩沖層104上，第一緩沖層104在襯底101上。在實(shí)施例中，重?fù)诫s源極/漏極層108 稍后在過程中被從柵極區(qū)去除并在晶體管制造期間留在源極/漏極區(qū)中。在實(shí)施例中，沿著 流程進(jìn)一步沉積蓋層1〇7(例如，在只露出器件的柵極部分的圖案化發(fā)生之后）。在實(shí)施例 中，沿著流程進(jìn)一步沉積重?fù)诫s層1〇8(例如，在只露出器件的源極和漏極部分的圖案化發(fā) 生之后）。
[0049] 在實(shí)施例中，重?fù)诫s源極/漏極層108包括III-V材料。在實(shí)施例中，重?fù)诫s層108具 有在1 X 1019與1 X 1021原子/cm3之間的摻雜劑濃度并且包括與器件層107的III-V材料類似 的III-V材料。在實(shí)施例中，源極/漏極層108的厚度由器件設(shè)計(jì)確定。在實(shí)施例中，源極/漏 極層108的厚度是從大約10nm到大約100nm。在更具體的實(shí)施例中，源極/漏極層108的厚度 是大約40nm。在實(shí)施例中，使用選擇性區(qū)域外延來穿過溝槽103將源極/漏極層108沉積到蓋 層107上。可以使用CVD、M0CVD、ALD或在電子器件制造領(lǐng)域中的普通技術(shù)人員已知的其它外 延生長(zhǎng)技術(shù)來穿過溝槽103將源極/漏極層108選擇性地沉積到蓋層107上。在實(shí)施例中，在 形成三柵極鰭狀物之后，將高摻雜層108直接沉積到溝道材料106上。
[0050] 圖11是根據(jù)一個(gè)實(shí)施例的如圖6中描繪的多層疊置體的透視圖1100。多層疊置體 包括在襯底201上的絕緣層202中形成的溝槽中的第一緩沖層204。第二緩沖層205沉積在第 一緩沖層204上，并且器件溝道層206沉積在第二緩沖層上。第二緩沖層205具有與器件溝道 層206的晶格參數(shù)匹配的晶格參數(shù)。第一緩沖層204具有在襯底201與器件溝道層206的晶格 參數(shù)之間的晶格參數(shù)，如上所述。在實(shí)施例中，第一緩沖層可以具有與第二緩沖層相同的晶 格常數(shù)。在實(shí)施例中，第一緩沖層可以具有與溝道層相同的晶格常數(shù)。在實(shí)施例中，第一緩 沖層可以具有與溝道層和第二緩沖層相同的晶格常數(shù)。在實(shí)施例中，層205的晶格常數(shù)可以 沿著溝槽203的高度改變，以橋接層204與206之間的晶格常數(shù)增量/差異。
[0051]在實(shí)施例中，第一緩沖層204、第二緩沖層205和器件溝道層206中的每一個(gè)是基于 III-V材料的層，并且襯底201是Si襯底，如上所述。蓋層207任選地沉積在器件溝道層206 上，如上所述。在實(shí)施例中，通過CVD來沉積第一緩沖層204、第二緩沖層205、器件溝道層206 和蓋層207中的每一個(gè)。
[0052] -般，當(dāng)晶格失配膜合并在一起時(shí)，形成缺陷。這些缺陷一旦形成就以一角度向上 傳播晶格。多層疊置體的實(shí)施例包括襯底201上的絕緣層202中的溝槽203中的第一緩沖層 204、第一緩沖層204上的第二緩沖層205、以及第二緩沖層205上的器件溝道層206,其中第 二緩沖層205具有與器件溝道層206的晶格參數(shù)匹配的晶格參數(shù)，并且其中，第一緩沖層204 具有在襯底201與器件溝道層206的晶格參數(shù)之間的晶格參數(shù)(或等于第二緩沖層和/或溝 道層的晶格常數(shù)），允許將缺陷終止界面移動(dòng)到實(shí)際器件溝道層206正下方，使得器件性能 不被影響。
[0053]圖7是根據(jù)一個(gè)實(shí)施例的在從器件的柵極區(qū)123去除重?fù)诫s源極/漏極層之后的類 似于圖6的橫截面視圖700。重?fù)诫s源極/漏極層108在器件層106的源極/漏極區(qū)（未示出）上 保持完整無缺。
[0054]圖8是根據(jù)一個(gè)實(shí)施例的在形成器件鰭狀物之后的類似于圖7的橫截面視圖800。 如圖8所示，器件鰭狀物109包括第二緩沖層110的一部分上的器件層111的一部分上的任選 的蓋層112的一部分。在其它實(shí)施例中，層105中的一些、相當(dāng)大部分或沒有層105可以被蝕 亥IJ。如圖8所示，鰭狀物108具有頂表面124和相對(duì)的側(cè)壁125和126。在實(shí)施例中，形成鰭狀物 109涉及將圖案化硬掩模沉積到蓋層107上并接著使絕緣層102向下凹陷到由器件設(shè)計(jì)確定 的深度，如在電子器件制造領(lǐng)域中的普通技術(shù)人員已知的。在一個(gè)實(shí)施例中，通過選擇性蝕 刻技術(shù)使絕緣層102凹陷，同時(shí)保持鰭狀物109完整無缺。例如，可以使用在電子器件制造領(lǐng) 域中的普通技術(shù)人員已知的選擇性蝕刻技術(shù)來使絕緣層102凹陷，所述技術(shù)例如但不限于 利用對(duì)襯底101上的鰭狀物具有相當(dāng)高選擇性的化學(xué)成分的濕法蝕刻和/或干法蝕刻。這意 味著該化學(xué)成分主要蝕刻絕緣層102而不是襯底101的鰭狀物。在一個(gè)實(shí)施例中，絕緣層102 與鰭狀物的蝕刻速率的比是至少10:1。
[0055] 如圖8所示，從鰭狀物109去除圖案化硬掩模。可以通過在電子器件制造領(lǐng)域中的 普通技術(shù)人員已知的拋光工藝(例如CMP)來從鰭狀物109的頂部去除圖案化硬掩模層。如圖 8所示，絕緣層102被向下凹陷到預(yù)定深度，該深度限定了器件鰭狀物109相對(duì)于絕緣層102 的頂表面的高度。一般根據(jù)設(shè)計(jì)選擇來確定鰭狀物109的高度和寬度。在實(shí)施例中，鰭狀物 109的高度是從大約10nm到大約100nm，并且鰭狀物109的寬度是從大約5nm到大約20nm。在 實(shí)施例中，原始溝槽尺寸規(guī)定了鰭狀物尺寸(例如，鰭狀物的寬度）。
[0056] 圖9是根據(jù)一個(gè)實(shí)施例的在絕緣層113沉積到與第一緩沖層110的部分的側(cè)壁相鄰 的絕緣層102上之后的類似于圖8的橫截面視圖900。在實(shí)施例中，絕緣層113可以是適合于 使相鄰器件絕緣并防止來自鰭狀物的泄漏的任何材料。在一個(gè)實(shí)施例中，電絕緣層113是氧 化物層(例如二氧化硅或由設(shè)計(jì)確定的任何其它電絕緣層）。在一個(gè)實(shí)施例中，絕緣層113是 STI層，以提供使襯底101上的一個(gè)鰭狀物與其它鰭狀物隔離的場(chǎng)隔離區(qū)。在一個(gè)實(shí)施例中， 絕緣層113的厚度對(duì)應(yīng)于由鰭狀物器件設(shè)計(jì)確定的第二緩沖層110的部分的厚度。在實(shí)施例 中，絕緣層113的厚度在lnm到大約30nm的近似范圍內(nèi)。可以使用在電子器件制造領(lǐng)域中的 普通技術(shù)人員已知的任何技術(shù)來均厚沉積絕緣層113,所述技術(shù)例如但不限于CVD、PVP等。
[0057] 圖10是根據(jù)一個(gè)實(shí)施例的在柵極電介質(zhì)層和柵極電極層沉積在鰭狀物之上之后 的類似于圖9的設(shè)備1000的橫截面視圖。柵極電介質(zhì)層114形成在半導(dǎo)體鰭狀物109的三側(cè) 上和周圍。如圖10所示，柵極電介質(zhì)層114形成在頂表面124上或相鄰于頂表面124、在側(cè)壁 125上或相鄰于側(cè)壁125、以及在鰭狀物109的側(cè)壁126上或相鄰于鰭狀物109的側(cè)壁126。柵 極電介質(zhì)層114可以是任何公知的柵極電介質(zhì)層。
[0058]在一個(gè)實(shí)施例中，柵極電介質(zhì)層114是具有大于二氧化硅的介電常數(shù)的介電常數(shù) 的高k電介質(zhì)材料。在一個(gè)實(shí)施例中，電絕緣層114包括高k電介質(zhì)材料，例如金屬氧化物電 介質(zhì)。例如，在沒有限制的情況下，柵極電介質(zhì)層114可以是氧化鉭硅(TaSiOx)、五氧化物 (Ta 2〇5)、氧化鈦(Ti02)、氧化鋯(Zr02)、氧化鉿(Hf0 2)、氧化鑭(La2〇4)、鋯鈦酸鉛(PZT)和/或 其它高k電介質(zhì)材料或其組合。在實(shí)施例中，柵極電介質(zhì)層114是二氧化娃(Si〇2)、氮氧化娃 (SiOxNy)或氮化娃(Si3N4)電介質(zhì)層。在實(shí)施例中，柵極電介質(zhì)層114的厚度在大約lnm到大 約20nm、并且更具體地在大約5nm到大約10nm之間的近似范圍內(nèi)。
[0059]如圖10所示，柵極電極層115沉積在鰭狀物109上的柵極電介質(zhì)層114上。柵極電極 115形成在柵極電介質(zhì)層114上和周圍，如圖10所示。柵極電極115形成在半導(dǎo)體鰭狀物109 的側(cè)壁125上的柵極電介質(zhì)114上或相鄰于柵極電介質(zhì)114,形成在半導(dǎo)體鰭狀物109的頂表 面124上的柵極電介質(zhì)114上，并且形成在半導(dǎo)體鰭狀物109的側(cè)壁126上的柵極電介質(zhì)層 114上或相鄰于柵極電介質(zhì)114。
[0000] 如圖10所不，柵極電極115具有頂部130和一對(duì)橫向相對(duì)的側(cè)壁，例如分開一段距 離的側(cè)壁127和側(cè)壁128,該距離限定了鰭狀物器件的溝道的長(zhǎng)度。柵極電極115可以由任何 適合的柵極電極材料形成。在實(shí)施例中，柵極電極115是金屬柵極電極，例如但不限于鎢、 鉭、鈦及它們的氮化物和釕、銠和鉑。應(yīng)認(rèn)識(shí)到，柵極電極115不需要必須是單一的材料，并 且可以是薄膜的復(fù)合疊置體，例如但不限于多晶Si/金屬電極或金屬/多晶Si電極。在實(shí)施 例中，柵極電極115由被摻雜到1 X 1019原子/cm3到1 X 102()原子/cm3的濃度密度的多晶Si組 成。
[0061]圖12是根據(jù)一個(gè)實(shí)施例的如圖10中描繪的三柵極晶體管的一部分的透視圖1200。 如圖12所示，三柵極晶體管包括襯底301上的與鰭狀物309相鄰的電絕緣層302。在一個(gè)實(shí)施 例中，三柵極晶體管耦合到一個(gè)或多個(gè)金屬化層(未示出）。一個(gè)或多個(gè)金屬化層可以通過 電介質(zhì)材料(例如ILD(未不出））與相鄰金屬化層分開。相鄰金屬化層可以由通孔(未不出） 電互連。
[0062] 如圖12所示，鰭狀物309從絕緣層302的頂表面突出。鰭狀物309包括基于III-V材 料的第一緩沖層304上的基于III-V材料的第二緩沖層305的部分306上的基于III-V材料的 器件溝道層307上的任選的基于III-V材料的蓋層308。柵極電極311形成在柵極電介質(zhì)310 上和周圍。
[0063]包括基于III-V材料的第一緩沖層304上的基于III-V材料的第二緩沖層305的一 部分306上的基于III-V材料的器件溝道層307上的任選的基于III-V材料的蓋層308(例如， 在使用蓋層的一些實(shí)施例中，蓋層308可以纏繞在三柵極鰭狀物的頂部和兩個(gè)側(cè)壁周圍）的 鰭狀物309提供對(duì)襯底301與器件溝道層307之間的晶格失配的適應(yīng)，使得缺陷可以被捕獲 在緩沖層304和/或305的厚度內(nèi)，其中第二緩沖層具有與器件溝道層的晶格參數(shù)匹配的晶 格參數(shù)，并且其中第一緩沖層具有在襯底與器件層的晶格參數(shù)之間的晶格參數(shù)(或等于第 二緩沖層和/或等于溝道層）。
[0064]如圖12所示，鰭狀物309具有分開一段距離的一對(duì)相對(duì)的側(cè)壁，該距離限定了半導(dǎo) 體鰭狀物寬度。在一個(gè)實(shí)施例中，鰭狀物寬度在從大約5nm到大約50nm的近似范圍內(nèi)。在一 個(gè)實(shí)施例中，鰭狀物的長(zhǎng)度大于寬度，并由設(shè)計(jì)選擇確定。在一個(gè)實(shí)施例中，鰭狀物的長(zhǎng)度 是從大約50nm到數(shù)百微米。在實(shí)施例中，在絕緣層302的頂表面上方的鰭狀物高度在從大約 5nm到大約500nm的近似范圍內(nèi)。
[0065]如圖12所示，柵極電極311沉積在鰭狀物309上的柵極電介質(zhì)310上。柵極電極311 形成在柵極電介質(zhì)310上和周圍。源極區(qū)和漏極區(qū)形成在鰭狀物309的器件層部分313中的 柵極電極311的相對(duì)側(cè)處。使用在電子器件制造領(lǐng)域中的普通技術(shù)人員已知的技術(shù)之一，源 極/漏極電極312之一形成在柵極電極311的一側(cè)處的源極/漏極區(qū)上，并且源極/漏極電極 中的另一個(gè)(未示出）形成在柵極電極311的相對(duì)側(cè)處的源極/漏極區(qū)上。
[0066]源極和漏極區(qū)由諸如N型或P型導(dǎo)電性等相同的導(dǎo)電類型形成。在實(shí)施例中，源極 和漏極區(qū)具有在1 X 1〇19與1 X 1〇21原子/cm3之間的摻雜濃度。源極和漏極區(qū)可以由均勻的濃 度形成或可以包括不同濃度或摻雜分布曲線的子區(qū)，例如尖端區(qū)（例如，源極/漏極延伸部 分）。在實(shí)施例中，源極和漏極區(qū)具有相同的摻雜濃度和分布曲線。在實(shí)施例中，源極和漏極 區(qū)的摻雜濃度和分布曲線可以改變，以便得到特定的電特性。鰭狀物309的位于源極區(qū)與漏 極區(qū)之間的部分限定了晶體管的溝道區(qū)314。
[0067]溝道區(qū)314也可以被限定為半導(dǎo)體鰭狀物309的由柵極電極311包圍的區(qū)域。然而 有時(shí)，源極/漏極區(qū)可以通過例如擴(kuò)散而在柵極電極之下稍微延伸以限定稍微小于柵極電 極長(zhǎng)度(Lg)的溝道區(qū)。在實(shí)施例中，溝道區(qū)314是本征的或未摻雜的。在實(shí)施例中，溝道區(qū) 314被摻雜到例如在1 X 1016到1 X 1019原子/cm3之間的導(dǎo)電率水平。在實(shí)施例中，當(dāng)溝道區(qū)被 摻雜時(shí)，它一般被摻雜為源極/漏極區(qū)的相反的導(dǎo)電類型。例如，當(dāng)源極和漏極區(qū)是N型導(dǎo)電 性時(shí)，溝道區(qū)將被摻雜為P型導(dǎo)電性。類似地，當(dāng)源極和漏極區(qū)是P型導(dǎo)電性時(shí)，溝道區(qū)將被 摻雜為N型導(dǎo)電性。以這種方式，三柵極晶體管100可以被形成為NM0S晶體管或PM0S晶體管。
[0068] 例如溝道區(qū)314的溝道區(qū)可以被均勻摻雜或可以被非均勻摻雜或被摻雜有不同的 濃度以提供特定的電氣和性能特性。例如，如果需要，例如溝道區(qū)314的溝道區(qū)可以包括公 知的光暈區(qū)。如圖12所示，三柵極晶體管具有在三側(cè)上包圍半導(dǎo)體鰭狀物309的電介質(zhì)310 和柵極電極311，三柵極晶體管在鰭狀物309上提供三個(gè)溝道，一個(gè)溝道在鰭狀物的一個(gè)側(cè) 壁(例如側(cè)壁315)上在源極與漏極區(qū)之間延伸，第二溝道在鰭狀物的頂表面(例如表面317) 上在源極與漏極區(qū)之間延伸，并且第三溝道在鰭狀物的另一側(cè)壁(例如側(cè)壁316)上在源極 與漏極區(qū)之間延伸。然而，其它實(shí)施例不被這樣限制并可以包括本征溝道。
[0069] 在實(shí)施例中，晶體管1200的源極區(qū)電耦合到較高級(jí)別的金屬化(例如，金屬1、金屬 2、金屬3等）以將陣列的各晶體管電互連到功能電路中。在一個(gè)實(shí)施例中，晶體管1200的漏 極區(qū)耦合到較高級(jí)別的金屬化(例如，金屬1、金屬2、金屬3等）以將陣列的各晶體管一起電 互連到功能電路中。在實(shí)施例中，在源極/漏極層中，蓋層308可以被去除或從不形成。
[0070] 圖13是根據(jù)一個(gè)實(shí)施例的示出載流子（例如電子、空穴）的霍爾迀移率1301與 InGaAs溝道厚度1302對(duì)比的示例性曲線1300。諸如Ino.7Gao.3As等具有高(例如至少70%)的 銦組分的InGaAs材料具有高載流子迀移率，這使它成為III-V器件的有吸引力的溝道材料 選項(xiàng)。使用諸如Ino.7Gao.3As等具有高（例如至少70%)的銦組分的InGaAs作為器件溝道層提 高了器件的性能并增大了器件增益。數(shù)據(jù)1303顯示，下至5nm的薄器件主體，霍爾迀移率都 維持為高，在大約l〇,〇〇〇cm 2/(V · s)處。表面粗糙度對(duì)載流子的迀移率沒有影響。
[0071] 圖14是根據(jù)一個(gè)實(shí)施例的示出有效電子質(zhì)量(mo) 1401與In含量（％ )1402對(duì)比的 示例性曲線1400。數(shù)據(jù)1403指示mo隨著銦含量（％ )升高而減小。參考圖12,在一些實(shí)施例 中，為了增大使用具有高（例如70%)的銦含量的InGaAs(例如Ino.7Gao.3As)制成的三柵極器 件中的鰭狀物的高度（"HSi"），溝道(例如層307)與相鄰于溝道的緩沖層(例如緩沖層305)之 間的晶格失配需要被最小化。如果晶格失配大，則為了防止新缺陷產(chǎn)生，Ino.7Gao.3As(并且 因此H Sl)的厚度需要被限制到臨界層厚度。結(jié)果，在實(shí)施例中，相鄰于InQ.7Ga Q.3AS器件溝道 層的緩沖層具有與InQ. 7GaQ.3AS溝道大體上相同（或接近)的晶格常數(shù)。器件溝道層(例如器 件溝道層307)和緩沖層的下層部分(例如第二緩沖層305的部分306)的類似的晶格常數(shù)允 許(1)三柵極H SlF受限制（即臨界層的限制因子被減小或消除），（2)防止任何新的缺陷在溝 道/相鄰的底部緩沖界面處產(chǎn)生，以及(3)允許在第二緩沖層與第一緩沖層之間（例如在緩 沖層305與緩沖層303之間）的界面處產(chǎn)生的所有缺陷以及溝槽(例如溝槽303)中的在第一 緩沖層與Si襯底之間（例如在緩沖層303與襯底301之間）的界面處產(chǎn)生的所有缺陷恰好在 器件溝道層(例如器件溝道層307)之前被捕獲。
[0072]圖15是根據(jù)一個(gè)實(shí)施例的示出InGaAs中的銦含量1501與晶格常數(shù)1502對(duì)比的示 例性曲線1500。如圖15所示，InGaAs器件中的較高銦濃度允許更容易實(shí)現(xiàn)柵極全包圍 ("GAA"）Si架構(gòu)。增大銦含量增大了 InGaAs的晶格常數(shù)。如圖15所示，三柵極器件1503由于 臨界層厚度而需要用于Ino.7Gao.3As的新緩沖層。納米線器件1504具有比臨界層厚度tc小的 厚度t(t〈tc)。數(shù)據(jù)1505顯示，制造基于III-V材料的第一緩沖層上的基于III-V材料的第二 緩沖層上的基于III-V材料的器件溝道層提高了器件性能，其中第二緩沖層具有與器件溝 道層的晶格參數(shù)匹配的晶格參數(shù)，并且其中第一緩沖層具有在襯底與器件層(例如緩沖器 件上的三柵極1503、緩沖器件上的納米線1504)的晶格參數(shù)之間（或等于溝道的晶格參數(shù)） 的晶格參數(shù)。
[0073]如上面所指示的，III-V材料在大規(guī)模Si襯底上的集成很難。這個(gè)困難是防止在高 性能邏輯中使用III-V材料和晶體管的關(guān)鍵問題之一。傳統(tǒng)上提出緩沖方法，但它們防止在 同一芯片上使用多種材料。替代地，提出ART以允許III-V材料在溝槽中的選擇性沉積。這些 基于ART的方法仍然未能隔離溝道并防止鰭狀物電流泄漏。
[0074]然而，如本文所示，各種實(shí)施例解決這樣的ART溝道中的器件隔離的問題。實(shí)施例 通過將能帶工程和異質(zhì)結(jié)構(gòu)延伸到ART溝槽間隔中同時(shí)解決與鰭狀物架構(gòu)中的邏輯實(shí)現(xiàn)相 關(guān)的不同晶格常數(shù)和材料來解決這些問題。
[0075]存在解決在Si襯底上使用III-V材料的幾種常規(guī)方式。例如，一種方法使用均勻的 溝道材料(例如InGaAs)來填充溝槽。然而，這受到溝道材料的臨界層值的限制，并且也可能 未能防止缺陷存在于溝道中。另一常規(guī)方法包括在Si襯底與III-V材料溝道之間使用GaAs 種子層。然而，這可以幫助使溝道材料與襯底隔離，但它未能提供與溝道匹配的良好晶格常 數(shù)(這可以導(dǎo)致溝道中的缺陷）。另一常規(guī)方法包括使用InP種子層，其在種子層未被摻雜時(shí) 不幫助襯底與溝道之間的隔離。此外，InP種子層只與特定的InGaAs溝道組分晶格匹配，并 且因此缺乏防止晶格失配和溝道中的缺陷的通用性(這使器件性能降低）。
[0076]相反，如上所示，幾個(gè)實(shí)施例為各種過程和材料提供了靈活性，這些過程和材料可 以組合以提供：（1)溝道與襯底之間的恰當(dāng)?shù)钠骷綦x(例如，以防止來自鰭狀物的泄漏電 流），以及(2)各種溝道材料組分的適當(dāng)晶格常數(shù)匹配(例如，以使缺陷與溝道隔離）。此外， 因?yàn)閭鹘y(tǒng)的ART溝槽可以不提供足夠的（垂直)尺寸以減少缺陷，與通常使用的晶格匹配無 缺陷解決方案比較，在各種實(shí)施例中發(fā)現(xiàn)的緩沖層與溝道之間的增大的能帶偏移提供額外 的器件隔離（以限制功率損耗）。
[0077] 更具體地，實(shí)施例利用溝道與緩沖(位于溝道與襯底之間）之間的大帶隙（大能帶 偏移）。此外，緩沖可以是與III-V晶體管溝道匹配的屏障晶格以提高器件隔離并減小子鰭 狀物泄漏。可以用于緩沖層和溝道的材料是多樣的且不限于任一組合。材料選擇由帶隙和 晶格匹配考慮因素而來推動(dòng)。
[0078] 關(guān)于材料選擇，各種實(shí)施例包括具有InAs和高In%InGaAs的溝道材料。這些實(shí)施 例可以將這些溝道與包括諸如InP和InAlAs等材料的緩沖/屏障耦合。例如，實(shí)施例可以包 括幾個(gè)不同的底部屏障，取決于與器件要求的溝道匹配的具體晶格常數(shù)。
[0079] 圖17示出一系列材料。GaAs具有與Si襯底的4.1%晶格失配并且AlAs具有與Si襯 底的4.2%晶格失配。6&4 8和4148都具有小于11^的晶格常數(shù)的晶格常數(shù)。11^、111536 &4748和 AlAs56Sb44都具有與Si襯底的8.1%晶格失配。6 &513具有與51襯底的12.2%晶格失配，并且 AlSb具有與Si襯底的13%晶格失配，二者都高于InP的晶格失配。AlAs具有與In 53Ga47As(其 也可以用作溝道）的大導(dǎo)帶偏移（CB0)1703但還具有與In53Ga47As的大晶格失配（8.1%_ 4.2% =3.9%)，并且因此可以是用以直接接觸溝道的不太理想的緩沖選擇（因?yàn)樗赡茉?溝道中產(chǎn)生缺陷）。作為示例，同理適用于AlSb，其可以具有與In 53Ga47As(其也可以用作溝 道）的大CB0 1704但還具有與In53Ga47As的大晶格失配（13%-8.1% =4.9% )，并且因此可 以是用以直接接觸溝道的不太理想的緩沖選擇。為了進(jìn)一步說明這點(diǎn)，實(shí)施例可以包括具 有InP底部屏障的InGaAs溝道。如圖17所示，與Si襯底相比，InP和In 53Ga47As都具有8.1 %晶 格失配。雖然InP和In53Ga47As是晶格匹配的（這適于減小缺陷產(chǎn)生），但是由于InP與InGaAs 之間的低導(dǎo)帶偏移1701，這可能對(duì)器件隔離不是理想的。
[0080] 結(jié)果，實(shí)施例使用基于AsSb的材料，例如AlAs56Sb44,因?yàn)榛贏sSb的材料(a)與任 何InGaAs組分(包括期望富In的InGaAs組分，例如IrmGasoAs)晶格匹配，考慮到都具有與Si 襯底的8.1 %晶格失配。此外，與InP(偏移1701)或InAlAs相比，例如AlAs56Sb44等基于AsSb 的材料(b)具有對(duì)InGaAs的較大(較好)的CBO 1702。這可以實(shí)現(xiàn)對(duì)N載流子器件的理想匹配 (緩沖與溝道之間的晶格匹配和CBO的適當(dāng)平衡），其中源極（s)和漏極(d)被負(fù)摻雜。因此， 諸如AlAs 56Sb44等基于AsSb的材料可以用于圖12的緩沖305,并且IrmGasoAs可以用于溝道 307〇
[0081] 雖然很多可能的組合處于本發(fā)明的范圍內(nèi)，實(shí)施例包括具有In53Ga47As(圖18a)和 IrmGasoAs(圖18b)的溝道1802、1802'，其位于形成在絕緣層1801、1801'內(nèi)的溝槽內(nèi)。溝槽 可以具有三角形的部分(見包括側(cè)面1806、1807和1806'、1807'的部分）。這些示例都以較低 晶格匹配的GaAsSb化合物緩沖層1804、1804'（即與溝道晶格匹配)開始。含A1的層阻止或限 制Si從襯底擴(kuò)散到溝道層內(nèi)。這兩個(gè)示例都接著將生長(zhǎng)切換到晶格匹配的AlAsSb緩沖1803 (AlAs54Sb46)、1803'（AlAs42Sb 58)(即與 In53Ga47As 和 IrnoGasoAs 溝道 1802、1802'晶格匹配）。 圖18a和18b的示例最大化了上層緩沖1803、1803 '與溝道1802、1802 '之間的CBO，同時(shí)使緩 沖層1803、1803'與InGaAs溝道1802、1802'中的53% (圖18a)和70% (圖18b)銦之間的晶格 常數(shù)匹配?；贏1的材料緩沖1803、1803'設(shè)置適當(dāng)?shù)钠琳弦苑乐箒碜詼系?802、1802'的子 鰭狀物泄漏。
[0082]圖19示出絕緣層1901和Si襯底1905內(nèi)形成的ART溝槽中的含Sb的化合物（例如 GaAsSb)1904。該圖像顯示在下層緩沖1904形成之后、但在任何上層緩沖(例如AlAsSb)或溝 道(例如In53Ga47As和ImoGasoAs)形成之前的制造方法中的點(diǎn)。
[0083]諸如圖18a和18b的實(shí)施例等實(shí)施例實(shí)現(xiàn)新穎的III-V材料在Si襯底上的集成，并 允許器件縮放到較小的尺寸(例如因?yàn)閷?duì)高ART溝槽的需要減?。瑫r(shí)維持性能(例如通過 控制或限制來自溝道和鰭狀物的泄漏電流）。
[0084]圖16示出根據(jù)一個(gè)實(shí)施例的計(jì)算設(shè)備1600。計(jì)算設(shè)備1600容納板1602。板1602可 以包括多個(gè)部件，包括但不限于處理器1601和至少一個(gè)通信芯片1604。處理器1601物理地 和電氣地耦合到板1602。在一些實(shí)施方式中，至少一個(gè)通信芯片也物理地和電氣地耦合到 板1602。在其它實(shí)施方式中，至少一個(gè)通信芯片1604是處理器1601的部分。
[0085] 根據(jù)其應(yīng)用，計(jì)算設(shè)備1600可以包括可以或可以不物理地和電氣地耦合到板1602 的其它部件。這些其它部件包括但不限于存儲(chǔ)器(例如易失性存儲(chǔ)器1608(例如DRAM)、非易 失性存儲(chǔ)器1610(例如R0M)、閃存）、圖形處理器1612、數(shù)字信號(hào)處理器(未示出）、密碼處理 器(未示出）、芯片組1606、天線1616、顯示器(例如觸摸屏顯示器1617)、顯示控制器(例如觸 摸屏控制器1611)、電池1618、音頻編解碼器(未示出）、視頻編解碼器(未示出）、放大器(例 如功率放大器1609)、全球定位系統(tǒng)(GPS)設(shè)備1613、羅盤1614、加速度計(jì)(未示出）、陀螺儀 (未不出）、揚(yáng)聲器1615、照相機(jī)1603和大容量存儲(chǔ)設(shè)備(例如硬盤驅(qū)動(dòng)器、光盤(CD)、數(shù)字通 用盤(DVD)等）（未示出）。
[0086]通信芯片（例如通信芯片1604)實(shí)現(xiàn)用于往返于計(jì)算設(shè)備1600的數(shù)據(jù)傳輸?shù)臒o線 通信。術(shù)語"無線"及其派生詞可以用于描述可以通過使用經(jīng)調(diào)制的電磁輻射經(jīng)由非固體介 質(zhì)來傳遞數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信通道等。該術(shù)語并不暗示相關(guān)聯(lián)的設(shè)備 不包含任何電線，雖然在一些實(shí)施例中它們可以不包含電線。通信芯片1604可以實(shí)施多種 無線標(biāo)準(zhǔn)或協(xié)議中的任一個(gè)，包括但不限于Wi-Fi(IEEE 802.11族）、WiMAX(IEEE802.16 族）、IEEE 802 · 20、長(zhǎng)期演進(jìn)（LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、 TDMA、DECT、藍(lán)牙、其派生物以及被指定為3G、4G、5G和更高代的任何其它無線協(xié)議。計(jì)算設(shè) 備1600可以包括多個(gè)通信芯片。例如，通信芯片1604可以專用于較短距離無線通信，例如 Wi-Fi和藍(lán)牙，并且通信芯片1636可以專用于較長(zhǎng)距離無線通信，例如GPS、EDGE、GPRS、 CDMA、WiMAX、LTE、Ev-DO 等。
[0087] 在至少一些實(shí)施例中，計(jì)算設(shè)備1600的至少一些部件(例如處理器1601、通信芯片 1604、圖形CPU 1612)包括多層疊置體，其包括Si襯底上的絕緣層中的溝槽中的基于第一 III-V材料的緩沖層、基于第一 III-V材料的緩沖層上的基于第二III-V材料的緩沖層、以及 在第二緩沖層上的基于III-V材料的器件層，其中基于第二III-V材料的緩沖層具有與基于 III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)，并且其中基于第一 III-V材料的緩沖 層具有在Si襯底與基于III-V材料的器件層的晶格參數(shù)之間（或等于接觸器件層的緩沖）的 晶格參數(shù)，如本文所述的。
[0088] 計(jì)算設(shè)備1600的至少一些部件(例如處理器1601、圖形CPU 1612)的集成電路管芯 包括一個(gè)或多個(gè)基于III-V材料的器件，例如使用本文所述的方法制造的三柵極晶體管、納 米線和/或納米帶。術(shù)語"處理器"可以指處理來自寄存器和/或存儲(chǔ)器的電子數(shù)據(jù)以將該電 子數(shù)據(jù)轉(zhuǎn)換成可以存儲(chǔ)在寄存器和/或存儲(chǔ)器中的其它電子數(shù)據(jù)的任何設(shè)備或設(shè)備的部 分。
[0089] 根據(jù)本文所述的實(shí)施例，通信芯片1604也可以包括多層疊置體，其包括在Si襯底 上的絕緣層中的溝槽中的基于第一 III -V材料的緩沖層、在基于第一 III -v材料的緩沖層上 的基于第二III -V材料的緩沖層、以及在第二緩沖層上的基于III -V材料的器件層，其中基 于第二III-V材料的緩沖層具有與基于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參 數(shù)，并且其中基于第一 ΠΙ-v材料的緩沖層具有在Si襯底與基于III-V材料的器件層的晶格 參數(shù)之間(或等于器件層或接觸器件層的緩沖層)的晶格參數(shù)。
[0090] 在各種實(shí)施方式中，計(jì)算設(shè)備1600可以是膝上型計(jì)算機(jī)、上網(wǎng)本計(jì)算機(jī)、筆記本計(jì) 算機(jī)、超級(jí)本計(jì)算機(jī)、智能電話、平板計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)、超移動(dòng)PC、移動(dòng)電話、可 穿戴式計(jì)算節(jié)點(diǎn)（例如眼鏡、腕表）、桌上型計(jì)算機(jī)、服務(wù)器、打印機(jī)、掃描儀、監(jiān)視器、機(jī)頂 盒、娛樂控制單元、數(shù)字照相機(jī)、便攜式音樂播放器或數(shù)字視頻記錄器。在其它實(shí)施方式中， 計(jì)算設(shè)備1600可以是處理數(shù)據(jù)的任何其它電子設(shè)備。
[0091] 圖20包括本發(fā)明的實(shí)施例中的制造器件的方法。該方法包括塊2001 (在襯底上的 絕緣層中形成溝槽）、塊2002(在Si襯底上沉積基于第一 III-V材料的緩沖層）、塊2003(將基 于第二III-V材料的緩沖層沉積到基于第一 III-V材料的緩沖層上，第二III-V材料包括鋁） 以及塊2004(在基于第二III-V材料的緩沖層上沉積基于III-V材料的器件溝道層）。
[0092] 各種實(shí)施例包括半導(dǎo)體襯底。這樣的襯底可以是體半導(dǎo)體材料，這是晶圓的部分。 在實(shí)施例中，半導(dǎo)體襯底是作為從晶圓分割的芯片的部分的體半導(dǎo)體材料。在實(shí)施例中，半 導(dǎo)體襯底是在絕緣體(例如絕緣體上半導(dǎo)體(SOI)襯底)上方形成的半導(dǎo)體材料。在實(shí)施例 中，半導(dǎo)體襯底是突出的結(jié)構(gòu)，例如在體半導(dǎo)體材料上方延伸的鰭狀物。
[0093]下面的示例涉及其它實(shí)施例。
[0094] 示例1包括基于III-V材料的器件，其包括:在Si襯底上的基于第一 III-V材料的緩 沖層;在基于第一 III-V材料的緩沖層上的基于第二III-V材料的緩沖層，第二III-V材料包 括鋁；以及在基于第二II Ι-v材料的緩沖層上的基于III-V材料的器件溝道層。例如，第一緩 沖層可以是圖10的層104,第二緩沖層可以是層105,并且溝道可以是層111。通過具有"基于 第一III-V材料的緩沖層"，緩沖層包括來自周期表的III和V族的材料。在實(shí)施例中，0.3eV 的最小CB0存在于溝道層(例如層111)與其正下方的緩沖層(例如層105)之間，緩沖層具有 足夠的厚度以建立帶隙。然而，其它實(shí)施例可以具有.4、.5、.6、.7eV或更大的CB0。在實(shí)施例 中，第一和第二緩沖層是未摻雜的。在具有位于溝道之下的兩個(gè)緩沖層的實(shí)施例中，上層緩 沖層可以是摻雜的（但底部緩沖層不一定是摻雜的，雖然在一些實(shí)施例中底部緩沖層可以 是摻雜的）。實(shí)施例包括〇.3eV的CB0(在溝道層與緊接在溝道層之下的緩沖層之間）和溝道 正下方的P摻雜的上層緩沖層。實(shí)施例通過增大CB0來減小所需的摻雜量(或通過增大摻雜 來減小CB0)。一些實(shí)施例通過具有大CB0來將上層緩沖層的摻雜減小到零。在實(shí)施例中，"Si 襯底"可以包括Si、SiGe(及其各種組分)或包括Si的其它組分。
[0095] 雖然本文所述的很多實(shí)施例包括兩個(gè)緩沖層，但是其它實(shí)施例不被這樣限制并可 以包括位于溝道層之下的1、3、4、5、6、7、8或更多緩沖層。例如，在一些實(shí)施例中，6 &六8513的 單一摻雜層充當(dāng)唯一的緩沖層。其它實(shí)施例在器件的制造中的各種步驟(例如，包括高溫和 低溫步驟，例如與低溫GaAs、高溫GaAs、低溫InP、高溫InP、高溫InAlAs、高溫InGaAs有關(guān)的 步驟)可以具有多于兩層。
[0096] 在示例2中，示例1的主題可以任選地包括:其中，基于第二III-V材料的緩沖層具 有與基于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。在示例2的另一版本中，示 例1的主題可以任選地包括:其中，基于第二III-V材料的緩沖層具有總體上與基于II ι-v材 料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。通過"總體上匹配"或"匹配"，匹配不需要是 100%完美的，并可以偏離輕微的量，如本領(lǐng)域中的普通技術(shù)人員應(yīng)理解的（例如，晶格常數(shù) 必須足夠接近彼此，所以在溝道層的沉積期間沒有產(chǎn)生實(shí)質(zhì)上的缺陷（如由本領(lǐng)域中的普 通技術(shù)人員使用一般分辨率成像看到的））。此外，雖然說晶格參數(shù)"匹配"，用于產(chǎn)生該匹配 的材料可以或可以不相同。例如，第二緩沖層和溝道層可以具有相等的晶格參數(shù)，但可以包 括不同的材料，例如AlAsSb和InGaAs。
[0097] 在示例3中，示例1 -2的主題可以任選地包括:其中，基于III-V材料的器件溝道層 包括InGaAs。例如，InGaAs可以包括InxGai-xAs、In53Ga47As、Im〇Ga39As等。其它實(shí)施例不被這 樣限制并可以包括例如InAs但不包括Ga<JnAs可以包括在溝道層中的除了 Ga以外的其它材 料內(nèi)。具有InGaAs溝道層的實(shí)施例可以包括各種In組分，包括在50-80%范圍內(nèi)（例如50、 55、60、65、70、75、80%)的111組分。
[0098] 在示例4中，示例1-3的主題可以任選地包括:其中，基于第一III-V材料的緩沖層 具有等于基于III-V材料的器件溝道層的晶格參數(shù)。例如，第一緩沖層可以包括InP，第二緩 沖層可以包括一些形式的AlAsSb，并且溝道可以包括一些形式的InGaAs <JnP和InGaAs可以 是晶格匹配的。
[0099] 在示例5中，示例1 -4的主題可以任選地包括:其中，基于第一III-V材料的緩沖層 具有在Si襯底與基于III-V材料的器件溝道層的晶格參數(shù)之間的晶格參數(shù)。
[0100] 在示例6中，示例1-5的主題可以任選地包括:其中，基于第一III-V材料的緩沖層 具有等于基于III-V材料的器件溝道層的晶格參數(shù)。
[0101] 在示例7中，示例1-6的主題可以任選地包括:其中，基于第一III-V材料的緩沖層 的至少一部分具有三角形橫截面剖面。例如，在圖18a和18b中的1806、1807元件限定了三角 形剖面的兩個(gè)部分。此外，圖1-12的任何實(shí)施例可以包括類似于圖18a和18b中所示的三角 形橫截面剖面的三角形橫截面剖面。
[0102] 在示例8中，示例1-7的主題可以任選地包括:其中，基于第二III-V材料的緩沖層 包括 AlAsSb。例如，第二緩沖層可以包括 AlAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSbi-x。
[0103] 在示例9中，示例1-8的主題可以任選地包括:其中，蓋層沉積在基于IIΙ-V材料的 器件溝道層上。
[0104] 在示例10中，示例1-9的主題可以任選地包括:其中，第一和第二III-V材料以及基 于IIΙ-V材料的器件溝道層都被包括在具有至少2:1的高寬比(深度比寬度)的溝槽中，溝槽 形成在絕緣層中。在其它實(shí)施例中包括其它比，包括3:1、4:1、5:1、6:1等。
[0105] 在示例11中，示例1-10的主題可以任選地包括:其中，鰭狀物由基于IIΙ-V材料的 器件溝道層以及基于第一 III-V材料的緩沖層和基于第二III-V材料的緩沖層中的至少一 個(gè)形成。例如，圖10示出由第一和第二緩沖層中的至少一個(gè)形成的鰭狀物。
[0106] 在示例13中，示例1 -12的主題可以任選地包括:其中，在基于IIΙ-v材料的器件溝 道層中的銦的濃度是至少53%。
[0107] 在示例13的另一版本中，示例1-12的主題可以任選地包括:其中，基于第一III-V 材料的緩沖層包括AsSb和第三材料，并且基于第二II Ι-V材料的緩沖層包括AsSb和與第三 材料不相同的第四材料。例如，可以在第二緩沖層中使用A1。例如，可以在第一緩沖層中使 用Ga。例如，可以在第二緩沖層中使用A1，并且可以在第一緩沖層中使用Ga。在第一和第二 緩沖層中的任一個(gè)或兩個(gè)中使用AsSb(和另一材料)提供了與溝道層的CBO以及與溝道層的 晶格匹配。例如，緩沖層中的任一個(gè)可以包括In xGai-xAsSb。另一實(shí)施例可以包括在溝道層 中的InP或In 53Ga47As、在第一緩沖層中的GaAs49Sb51&及在第二緩沖層中的AlAsSb。實(shí)施例 可以包括在溝道層中的InP或In 53G￡i47As、在第二緩沖層中的GaAs49Sb51以及在第一緩沖層中 的AsSb和另一元素。實(shí)施例可以包括溝道層中的IrmGasoAs，并且GaAs 36Sb64在第一緩沖層 中，AlAsSb在第二緩沖層中。實(shí)施例可以包括溝道層中的IrmGasoAs，并且GaAs 36Sb64在第二 緩沖層中，AsSb和另一元素在第一緩沖層中。其它實(shí)施例包括在緩沖層的其中之一中的 AlGaAsSb和在緩沖層的另一個(gè)中的AsSb和另一元素。
[0108] 示例14包括基于III-V材料的器件，其包括:在Si襯底上的基于第一 III-V材料的 緩沖層;在基于第一 III-V材料的緩沖層上的基于第二III-V材料的緩沖層，第二III-V材料 包括AlAsSb;以及在基于第二III-V材料的緩沖層上的基于III-V材料的器件溝道層，基于 III-V材料的器件溝道層包括InGaAs。然而在一些實(shí)施例中，上層緩沖層不一定需要或包括 A1。例如，實(shí)施例可以包括在溝道層與上層緩沖層之間的0.3eV CB0(雖然其它實(shí)施例可以 包括在溝道層與上層緩沖層之間的.4、.5、.6、.7、.8eV或更大的CB0)。在這樣的情形中，A1 可能不需要向溝道層提供期望隔離。
[0109] 在示例15中，示例14的主題可以任選地包括:其中，基于第二III-V材料的緩沖層 具有與基于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)并直接接觸基于III-V材 料的器件溝道層。
[0110] 在示例16中，示例14-15的主題可以任選地包括:其中，基于第一III-V材料的緩沖 層包括Ga并直接接觸基于第二III-V材料的緩沖層。
[0111] 在示例17中，示例14-16的主題可以任選地包括:其中，基于第二III-V材料的緩沖 層包括 AlAsxSbi-X。
[0112] 在示例18中，示例14-17的主題可以任選地包括:其中，第一和第二III-V材料被包 括在具有至少2:1的高寬比(深度比寬度)的溝槽中。
[0113] 示例19包括半導(dǎo)體處理方法，其包括制造基于III-V材料的器件的方法，該方法包 括:在Si襯底上沉積基于第一 III-V材料的緩沖層;將基于第二III-V材料的緩沖層沉積到 基于第一 III -V材料的緩沖層上，第二III -V材料包括鋁；以及在基于第二II ι-v材料的緩沖 層上沉積基于III-V材料的器件溝道層。
[0114] 在示例20中，示例19的主題可以任選地包括:其中，基于第二III-V材料的緩沖層 具有與基于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。
[0115] 在示例21中，示例19-20的主題可以任選地包括:在襯底上的絕緣層中形成溝槽， 以及在溝槽中包括基于第一 III-V材料的緩沖層和基于第二III-V材料的緩沖層。
[0116] 在示例22中，示例19-21的主題可以任選地包括:其中，基于第二III-V材料的緩沖 層包括AsSb，基于第一 II Ι-V材料的緩沖層包括Ga，并且基于II Ι-V材料的器件溝道層包括 InGaAs。因此，不是所有實(shí)施例都需要第二緩沖層中的A1或溝道層中的InGaAs。
[0117] 為了說明和描述的目的給出了本發(fā)明的實(shí)施例的前述描述。其并不是窮盡的或?qū)?本發(fā)明限制到所公開的精確形式。該描述和接下來的權(quán)利要求包括僅用于描述性目的且不 應(yīng)被解釋為限制性的術(shù)語，例如左、右、頂部、底部、在…之上、在…之下、上層、下層、第一、 第二等。例如，表示相對(duì)垂直位置的術(shù)語是指如下情況，其中襯底或集成電路的器件側(cè)(或 有源表面)是襯底的"頂"表面;襯底可以實(shí)際上在任何方向上，使得在標(biāo)準(zhǔn)陸地參考系中襯 底的"頂"側(cè)可以低于"底"側(cè)，并仍然落在術(shù)語"頂部"的含義內(nèi)。如在本文(包括在權(quán)利要求 中）使用的術(shù)語"在…上"并不指示在第二層"上"的第一層直接在第二層上并與第二層直接 接觸，除非這被特別陳述;在第一層與第一層上的第二層之間可以有第三層或其它結(jié)構(gòu)。本 文所述的器件或物品的實(shí)施例可以在多個(gè)位置和方向中被制造、使用或運(yùn)送。相關(guān)領(lǐng)域中 的技術(shù)人員可以認(rèn)識(shí)到，按照上面的教導(dǎo)，很多修改和變化是可能的。本領(lǐng)域技術(shù)人員將認(rèn) 識(shí)到在附圖中示出的各種部件的各種等效組合和替換。因此意圖是本發(fā)明的范圍不由該具 體實(shí)施方式限制，而是由所附權(quán)利要求來限制。
【主權(quán)項(xiàng)】
1. 一種基于II ι-ν材料的器件，包括： 在硅襯底上的基于第一 III-V材料的緩沖層； 在所述基于第一 III-V材料的緩沖層上的基于第二III-V材料的緩沖層，所述第二III-V材料包括鋁；以及 在所述基于第二III-V材料的緩沖層上的基于III-V材料的器件溝道層。2. 如權(quán)利要求1所述的基于III-V材料的器件，其中，所述基于第二III-V材料的緩沖層 具有與所述基于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。3. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于III-V材料的器件溝道層 包括 InGaAs。4. 如權(quán)利要求3所述的基于III-V材料的器件，其中，所述基于第一III-V材料的緩沖層 具有與所述基于III-V材料的器件溝道層相等的晶格參數(shù)。5. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于第一III-V材料的緩沖層 具有在所述硅襯底的晶格參數(shù)與所述基于III-V材料的器件溝道層的晶格參數(shù)之間的晶格 參數(shù)。6. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于第一III-V材料的緩沖層 具有與所述基于III-V材料的器件溝道層相等的晶格參數(shù)。7. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于第一III-V材料的緩沖層 的至少一部分具有三角形橫截面剖面。8. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于第二III-V材料的緩沖層 包括 AlAsSb〇9. 如權(quán)利要求2所述的基于III-V材料的器件，其中，蓋層沉積在所述基于III-V材料的 器件溝道層上。10. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于第一III-V材料的緩沖 層和所述基于第二III-V材料的緩沖層以及所述基于III-V材料的器件溝道層都被包括在 具有至少2:1的高寬比(深度比寬度)的溝槽中，所述溝槽形成在絕緣層中。11. 如權(quán)利要求2所述的基于III-V材料的器件，其中，鰭狀物由所述基于第一III-V材 料的緩沖層和所述基于第二III-V材料的緩沖層中的至少一個(gè)、以及所述基于III-V材料的 器件溝道層形成。12. 如權(quán)利要求2所述的基于III-V材料的器件，還包括基于負(fù)摻雜的III-V材料的源 極，所述基于負(fù)摻雜的III-V材料的源極與被包括在所述基于III-V材料的器件溝道層中的 溝道相鄰。13. 如權(quán)利要求2所述的基于III-V材料的器件，其中，所述基于III-V材料的器件溝道 層中的銦的濃度是至少53 %。14. 如權(quán)利要求1所述的基于III-V材料的器件，其中，所述基于第一III-V材料的緩沖 層包括AsSb和第三材料，并且所述基于第二III-V材料的緩沖層包括AsSb和與所述第三材 料不相同的第四材料。15. -種基于III -V材料的器件，包括： 在硅襯底上的基于第一 III-V材料的緩沖層； 在所述基于第一 III-V材料的緩沖層上的基于第二III-V材料的緩沖層，所述第二III- V材料包括AlAsSb;以及 在所述基于第二III -V材料的緩沖層上的基于III -V材料的器件溝道層，所述基于III -V材料的器件溝道層包括InGaAs。16. 如權(quán)利要求15所述的器件，其中，所述基于第二III-V材料的緩沖層具有與所述基 于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)，并直接接觸所述基于III-V材料的 器件溝道層。17. 如權(quán)利要求16所述的器件，其中，所述基于第一III-V材料的緩沖層包括GaAsSb并 直接接觸所述基于第二III-V材料的緩沖層。18. 如權(quán)利要求17所述的器件，其中，所述基于第二III-V材料的緩沖層包括AlAsxSb^。19. 如權(quán)利要求18所述的器件，其中，所述基于第一III-V材料的緩沖層和所述基于第 二III-V材料的緩沖層被包括在具有至少2:1的高寬比(深度比寬度)的溝槽中。20. -種用于制造基于III-V材料的器件的方法，包括： 將基于第一 III-V材料的緩沖層沉積在硅襯底上； 將基于第二III-V材料的緩沖層沉積到所述基于第一 III-V材料的緩沖層上，所述第二 IIι-v材料包括鋁；以及 將基于III-V材料的器件溝道層沉積在所述基于第二III-V材料的緩沖層上。21. 如權(quán)利要求20所述的方法，其中，所述基于第二III-V材料的緩沖層具有與所述基 于III-V材料的器件溝道層的晶格參數(shù)匹配的晶格參數(shù)。22. 如權(quán)利要求21所述的方法，還包括： 在所述襯底上的絕緣層中形成溝槽；以及 在所述溝槽中包括所述基于第一 III-V材料的緩沖層和所述基于第二III-V材料的緩 沖層。23. 如權(quán)利要求22所述的方法，其中，所述基于第二III-V材料的緩沖層包括AsSb，所述 基于第一 III-V材料的緩沖層包括Ga，并且所述基于III-V材料的器件溝道層包括In。
【文檔編號(hào)】H01L21/20GK106030758SQ201480076366
【公開日】2016年10月12日
【申請(qǐng)日】2014年3月28日
【發(fā)明人】M·V·梅茨, J·T·卡瓦列羅斯, G·杜威, W·拉赫馬迪, B·舒-金, M·拉多薩夫列維奇, H·W·田, R·皮拉里塞泰, R·S·周
【申請(qǐng)人】英特爾公司