提升電容電路以及電荷泵的制作方法
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電路設(shè)計技術(shù)領(lǐng)域，特別是涉及一種提升電容電路以及電荷泵。
【背景技術(shù)】
[0002] 在集成電路系統(tǒng)中，往往有很多用于特定操作的電路需要使用高于電源電壓的直 流電壓。比如在閃速存儲器中，必須產(chǎn)生一個較高的電壓來用于數(shù)據(jù)編程和擦除。閃速存 儲器包含有若干存儲單元陣列，通常，每個存儲單元為一個場效應(yīng)晶體管（FET)，所述場效 應(yīng)晶體管包括一個位于隧道氧化層表面的浮置柵，浮置柵可積累電荷，所述電荷對應(yīng)一位 數(shù)據(jù)信息。存儲器數(shù)據(jù)的編程和擦除是通過控制浮置柵中電荷的注入和釋放來進(jìn)行的。存 儲器數(shù)據(jù)的編程需要通過熱電子注入的方式將溝道中的電荷通過隧道氧化層注入到浮置 柵中，熱電子注入需要較高的能量才能將電荷穿過柵氧化層；存儲器數(shù)據(jù)的擦除利用隧道 效應(yīng)將浮置柵的電荷通過隧道氧化層拉回溝道，隧道效應(yīng)需要更高的能量才能將電荷拉回 溝道。用于存儲器數(shù)據(jù)編程通常比電源電壓要高的多。在現(xiàn)有的閃速存儲器中，數(shù)據(jù)編程 (program)所需的編程電壓為7V~8V，而電源電壓為1. 5V。為此，在現(xiàn)有的閃速存儲器電 路中，需要采用電荷泵，將1. 5V的電源電壓升壓到7V~8V的數(shù)據(jù)編程所需的電壓。
[0003] 在現(xiàn)有技術(shù)中，所述電荷泵由多級相串聯(lián)的提升（boost)電容，所述電荷泵利用 提升電容積累電荷，以便將輸入電壓升壓至較高的輸出電壓。然而，現(xiàn)有的電荷泵中提升電 容的電壓幅度為工作電壓VDD，電位面積電容的提升電荷為C*VDD，其中C為單位面積電容 值，面積效率（單位面積電容所提供的電荷量）為CXVDD，電荷泵的單位面積的電荷不高， 即面積效率不高。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的在于，提供一種高面積效率的提升電容電路以及電荷泵。
[0005] 為解決上述技術(shù)問題，本發(fā)明提供一種提升電容電路，包括第一NM0S晶體管和倍 壓電路，所述第一NM0S晶體管的柵極用于提供提升電壓，所述倍壓電路包括：
[0006] 第一PM0S晶體管，所述第一PM0S晶體管的漏極接一工作電壓，所述第一PM0S晶 體管的源極接一第一節(jié)點，所述第一PM0S晶體管的柵極接一第二節(jié)點；
[0007] 驅(qū)動反相器，所述驅(qū)動反相器的輸入端接收一第一信號；
[0008] 第二PM0S晶體管，所述第二PM0S晶體管的柵極接所述驅(qū)動反相器的輸出端，所述 第二PM0S晶體管的源極和漏極相連后，連接所述第一節(jié)點；
[0009] 第三PM0S晶體管，所述第三PM0S晶體管的柵極接收所述第一信號，所述第三PM0S 晶體管的源極連接所述第一節(jié)點，所述第三PM0S晶體管的漏極連接所述第二節(jié)點；
[0010] 第二NM0S晶體管，所述第二NM0S晶體管的柵極接收所述第一信號，所述第二NM0S 晶體管的源極接低電壓，所述第二NM0S晶體管的漏極連接所述第二節(jié)點；
[0011] 其中，所述第一NM0S晶體管的源極和漏極相連，所述第二節(jié)點向所述第一NM0S晶 體管的源極和漏極提供一第二信號。
[0012] 進(jìn)一步的，在所述提升電容電路中，所述第一信號的有效電壓為所述工作電壓。
[0013] 進(jìn)一步的，在所述提升電容電路中，當(dāng)所述第一信號的有效時，所述第二信號無 效；當(dāng)所述第一信號的無效時，所述第二信號有效，所述第二信號的有效電壓為兩倍的所述 工作電壓。
[0014] 進(jìn)一步的，在所述提升電容電路中，所述第一NMOS晶體管為厚柵氧NMOS晶體管。
[0015] 進(jìn)一步的，在所述提升電容電路中，所述第一NMOS晶體管的柵極氧化層厚度為 60A~200A。
[0016] 進(jìn)一步的，在所述提升電容電路中，所述第一PM0S晶體管和第二PM0S晶體管均為 薄柵氧PM0S晶體管。
[0017] 進(jìn)一步的，在所述提升電容電路中，所述第一PM0S晶體管和第二PM0S晶體管的柵 極氧化層厚度均小于40人。
[0018] 進(jìn)一步的，在所述提升電容電路中，所述第三PM0S晶體管為厚柵氧PM0S晶體管， 所述第二NMOS晶體管為厚柵氧NMOS晶體管。
[0019] 進(jìn)一步的，在所述提升電容電路中，所述第三PM0S晶體管和第二NMOS晶體管的柵 極氧化層厚度均為60A~200A。
[0020] 根據(jù)本發(fā)明的另一面，本發(fā)明還提供一種電荷泵，包括n級如上任意一項所述的 提升電容電路，n級所述提升電容電路中第一NM0S晶體管的柵極依次連接，n為正整數(shù)，且 n > 2〇
[0021] 與現(xiàn)有技術(shù)相比，本發(fā)明提供的提升電容電路以及電荷泵具有以下優(yōu)點：
[0022] 在本發(fā)明提供的提升電容電路以及電荷泵中，通過所述倍壓電路，提升所述第二 節(jié)點的電壓，從而使得所述第一NMOS晶體管柵極提供的提升電壓的電壓幅度提高，以提高 面積效率。
【附圖說明】
[0023] 圖1為本發(fā)明一實施例中提升電容電路的示意圖；
[0024] 圖2為本發(fā)明一實施例中電荷泵的示意圖；
[0025] 圖3為本發(fā)明一實施例中第一信號和第二信號的電壓變化示意圖。
【具體實施方式】
[0026] 下面將結(jié)合示意圖對本發(fā)明的提升電容電路以及電荷泵進(jìn)行更詳細(xì)的描述，其中 表示了本發(fā)明的優(yōu)選實施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍 然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對于本領(lǐng)域技術(shù)人員的廣泛知道， 而并不作為對本發(fā)明的限制。
[0027] 為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能 和結(jié)構(gòu)，因為它們會使本發(fā)明由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實際實施例的開 發(fā)中，必須做出大量實施細(xì)節(jié)以實現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的 限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費 時間的，但是對于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0028] 在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權(quán)利要 求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0029] 本發(fā)明的核心思想在于，提供一種提升電容電路，包括第一NMOS晶體管和倍壓電 路，所述第一NMOS晶體管的柵極用于提供提升電壓，所述倍壓電路包括：第一PMOS晶體管， 所述第一PMOS晶體管的漏極接一工作電壓，所述第一PMOS晶體管的源極接一第一節(jié)點， 所述第一PMOS晶體管的柵極接一第二節(jié)點；驅(qū)動反相器，所述驅(qū)動反相器的輸入端接收一 第一信號；第二PMOS晶體管，所述第二PMOS晶體管的柵極接所述驅(qū)動反相器的輸出端，所 述第二PMOS晶體管的源極和漏極相連后，連接所述第一節(jié)點；第三PMOS晶體管，所述第三 PMOS晶體管的柵極接收所述第一信號，所述第三PMOS晶體管的源極連接所述第一節(jié)點，所 述第三PMOS晶體管的漏極連接所述第二節(jié)點；第二NMOS晶體管，所述第二NMOS晶體管的 柵極接收所述第一信號，所述第二NMOS晶體管的源極接低電壓，所述第二NMOS晶體管的漏 極連接所述第二節(jié)點；其中，所述第一NMOS晶體管的源極和漏極相連，所述第二節(jié)點向所 述第一NMOS晶體管的源極和漏極提供一第二信號。在所述提升電容電路中，通過所述倍壓 電路，提升所述第二節(jié)點的電壓，從而使得所述第一NMOS晶體管柵極提供的提升電壓的電 壓幅度提尚，以提尚面積效率。
[0030] 以下請參考圖1-圖3來具體說明本實施例的提升電容電路以及電荷泵，其中，圖 1為本發(fā)明一實施例中提升電容電路的示意圖；圖2為本發(fā)明一實施例中電荷泵的示意圖； 圖3為本發(fā)明一實施例中第一信號和第二信號的電壓變化示意圖。
[0031] 如圖1所示，提升電容電路11包括第一NMOS晶體管N1和倍壓電路111，所述第 一NMOS晶體管N1的柵極用于提供提升電壓，在本實施例中，所述第一NMOS晶體管N1為厚 柵氧NMOS晶體管，厚柵氧的所述第一NMOS晶體管N1為低閾值的NMOS晶體管，一般的厚 柵氧指柵極氧化層的厚度大于300A,較佳的，所述第一NMOS晶體管的柵極氧化層厚度為 60A~200A，例如 12〇A、180A等等。
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