無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試方法、系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試方法、系統(tǒng)。
【背景技術(shù)】
[0002]隨著無(wú)線通信業(yè)務(wù)的快速增長(zhǎng)和地面移動(dòng)通信技術(shù)的迅速發(fā)展，人們對(duì)移動(dòng)通信的需求，特別是高數(shù)據(jù)速率的需求，日益增強(qiáng)。時(shí)至今日，通信技術(shù)的發(fā)展趨勢(shì)已從粗放式增長(zhǎng)轉(zhuǎn)到精細(xì)化的刻畫階段，比如對(duì)于無(wú)線信道的研宄。通過(guò)對(duì)于不同通信場(chǎng)景信道特性的研宄，通信系統(tǒng)設(shè)計(jì)人員能夠根據(jù)研宄結(jié)果合理地分配資源，使通信網(wǎng)絡(luò)的性能得到提尚O
[0003]然而，目前研宄人員對(duì)于無(wú)線通信信道的刻畫還不夠完善，尤其是在信道估測(cè)算法的取舍上，很難有一種算法能夠在更廣泛的通信場(chǎng)景中較準(zhǔn)確的刻畫出信道的特征。但是，納卡伽米(Nakagami)信道由于其本身的優(yōu)良性和對(duì)小尺度衰落信道刻畫的準(zhǔn)確性，受到越來(lái)越多從事信道研宄的科研人員的關(guān)注。
[0004]另一方面，由于信道刻畫算法通常復(fù)雜度較大，造成了理論研宄成果不能很快得到有效驗(yàn)證的現(xiàn)狀，特別是對(duì)于信道估測(cè)算法的實(shí)現(xiàn)方面，存在算法難度較大、穩(wěn)定性較差，適用范圍較窄等問(wèn)題。由于大多數(shù)估測(cè)算法的實(shí)現(xiàn)方式是通過(guò)FPGA結(jié)合DSP的方式，雖然硬件實(shí)現(xiàn)方式具有運(yùn)算效率高的突出優(yōu)點(diǎn)，但是同時(shí)也存在編寫周期長(zhǎng)、調(diào)試難度大等問(wèn)題。因此，將非實(shí)時(shí)并且對(duì)運(yùn)算效率要求較低的部分做成軟件也是目前算法實(shí)現(xiàn)的一種趨勢(shì)。

【發(fā)明內(nèi)容】

[0005]針對(duì)上述問(wèn)題，本發(fā)明提供一種無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試方法、系統(tǒng)。
[0006]為達(dá)到上述目的，本發(fā)明無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試方法，包括
[0007]SI搭建測(cè)試平臺(tái)，在minibee硬件平臺(tái)上centos操作系統(tǒng)中搭建matlab、Xilinx和BPS的開發(fā)平臺(tái)；
[0008]S2設(shè)計(jì)FPGA模塊硬件結(jié)構(gòu)；
[0009]S3FPGA 文件編譯；
[0010]S4算法驗(yàn)證，在matlab中運(yùn)行所述無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法；
[0011 ] S5根據(jù)算法驗(yàn)證結(jié)果，調(diào)整FPGA模塊硬件結(jié)構(gòu)設(shè)計(jì)、無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法。
[0012]進(jìn)一步地，所述算法驗(yàn)證具體包括步驟:
[0013]產(chǎn)生基帶信號(hào)，將基帶信號(hào)通過(guò)平方根升余弦濾波，插值，載波調(diào)制成245.76MHz的發(fā)射端中頻信號(hào)；
[0014]將中頻信號(hào)通過(guò)數(shù)模轉(zhuǎn)化，調(diào)制，濾波，射頻端放大后得到2.4576GHz的射頻信號(hào)，并根據(jù)射頻端的增益倍數(shù)以及數(shù)模量化精度將中頻信號(hào)換算成射頻信號(hào)，通過(guò)無(wú)線信道發(fā)送射頻信號(hào)；
[0015]將接收到的2.4576GHz的射頻信號(hào)依次通過(guò)低通濾波、解調(diào)、可變?cè)鲆娣糯蟆⒛?shù)轉(zhuǎn)化后得到245.76MHz的接收端中頻信號(hào)；
[0016]采集發(fā)射端和接收端的中頻信號(hào)電壓值，在matlab中運(yùn)行所述無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法，對(duì)所述無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的有效性和準(zhǔn)確性進(jìn)行判定。
[0017]為達(dá)到上述目的，本發(fā)明無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試系統(tǒng)，包括信號(hào)發(fā)射單元、信號(hào)接收單元以及matlab單元，
[0018]所述信號(hào)發(fā)射、信號(hào)接收單元，包括發(fā)射端和接收端，所述發(fā)射端將指定序列的基帶信號(hào)發(fā)射至所述接收端，其中所述指定序列的基帶信號(hào)由軟件程序產(chǎn)生，所述發(fā)射端和所述接收端的通信參數(shù)由軟件程序設(shè)定、控制；
[0019]所述matlab單元，用于采集發(fā)射端和接收端的中頻信號(hào)電壓值，運(yùn)行所述無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法。
[0020]進(jìn)一步地，所述信號(hào)發(fā)射端，包括PFGA模塊，用于將所述的基帶信號(hào)通過(guò)平方根升余弦濾波，插值，載波調(diào)制成245.76MHz的中頻信號(hào)；
[0021]中頻轉(zhuǎn)高頻模塊，用于將中頻信號(hào)通過(guò)數(shù)模轉(zhuǎn)化，調(diào)制，濾波，射頻端放大后得到
2.4576GHz的射頻信號(hào)，并根據(jù)射頻端的增益倍數(shù)以及數(shù)模量化精度將中頻信號(hào)換算成射頻信號(hào)，通過(guò)無(wú)線信道發(fā)送射頻信號(hào)至所述接收端；
[0022]所述接收端，包括高頻轉(zhuǎn)中頻模塊，用于將接收到的2.4576GHz的射頻信號(hào)依次通過(guò)低通濾波、解調(diào)、可變?cè)鲆娣糯蟆⒛?shù)轉(zhuǎn)化后得到245.76MHz的中頻信號(hào)，根據(jù)射頻端的增益倍數(shù)以及模數(shù)量化精度將射頻端電壓值換算成中頻；
[0023]將245.76MHz的中頻信號(hào)一路直接存進(jìn)所述FPGA模塊的數(shù)據(jù)存儲(chǔ)器，輸出至所述matlab單元，另一路通過(guò)FPGA模塊的匹配濾波和下變頻后進(jìn)入預(yù)處理寄存器。
[0024]進(jìn)一步地，所述matlab單元為安裝有Matlab軟件的計(jì)算機(jī)，所述計(jì)算機(jī)通過(guò)軟硬件接口與所述FPGA模塊、中頻轉(zhuǎn)高頻模塊、高頻轉(zhuǎn)中頻模塊，所述軟硬件接口包括軟件控制參數(shù)接口、數(shù)據(jù)輸入輸出接口、FPGA配置接口、硬件配置接口，其中，所述軟件控制參數(shù)接口，用于輸出所述發(fā)射端和所述接收端的通信參數(shù)；所述數(shù)據(jù)輸入輸出接口，用于所述信號(hào)發(fā)射單元、信號(hào)接收單元與matlab單元之間的數(shù)據(jù)傳輸；所述FPGA配置接口，用于對(duì)FPGA做初始化配置以及FPGA參數(shù)設(shè)置；所述硬件配置接口，用于控制中頻轉(zhuǎn)高頻模塊、高頻轉(zhuǎn)中頻模塊運(yùn)行參數(shù)。
[0025]進(jìn)一步地，所述FPGA模塊包括連接的符號(hào)產(chǎn)生電路、星座映射電路、平方根升余弦濾波電路、插值電路、信號(hào)選擇電路；以及數(shù)據(jù)存儲(chǔ)器、匹配濾波電路和所述匹配電路連接的下抽樣電路。
[0026]進(jìn)一步地，還包括用戶圖形界面。
[0027]本發(fā)明利用硬件計(jì)算效率高的特點(diǎn)，在minibee硬件平臺(tái)中設(shè)計(jì)FPGA硬件電路結(jié)合matlab腳本實(shí)現(xiàn)無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)，將無(wú)線通信信道參數(shù)估測(cè)系統(tǒng)實(shí)測(cè)時(shí)所需要改變的通信參數(shù)(例如發(fā)射、接收信號(hào)增益，通信頻段，輸入信號(hào)控制及讀取)做成可軟件控制的輸入接口，同時(shí)將無(wú)線通信信道參數(shù)估測(cè)算法的驗(yàn)證部分放入軟件編程部分，并且設(shè)計(jì)算法所需要的控制邏輯接口和數(shù)據(jù)讀寫接口。在這種架構(gòu)下，對(duì)于理論研宄所得結(jié)果可以進(jìn)行快速實(shí)測(cè)驗(yàn)證，并且在實(shí)測(cè)現(xiàn)場(chǎng)可以根據(jù)測(cè)試的需求對(duì)算法進(jìn)行有效修改，提高了實(shí)際測(cè)試和系統(tǒng)調(diào)整的效率。
【附圖說(shuō)明】
[0028]圖1不同的無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法實(shí)測(cè)結(jié)果比較圖；
[0029]圖2是本發(fā)明無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試系統(tǒng)結(jié)構(gòu)框架圖。
【具體實(shí)施方式】
[0030]下面結(jié)合說(shuō)明書附圖對(duì)本發(fā)明做進(jìn)一步的描述。
[0031]本實(shí)施例無(wú)線通信Nakagami信道m(xù)參數(shù)估測(cè)算法的測(cè)試方法，包括
[0032]步驟一:開發(fā)平臺(tái)搭建。在minibee硬件平臺(tái)上centos操作系統(tǒng)中搭建matlab、Xilinx和BPS的開發(fā)平臺(tái)，需要按照以下順序安裝指定版本的能在centos系統(tǒng)中運(yùn)行的軟件:matlab R2013a、Xilinx 13.4、BPSv45。一般步驟采用“tar”指令解壓壓縮文件然后通過(guò)進(jìn)行安裝，或者采用“mnt”指令掛載鏡像文件再通過(guò)進(jìn)行安裝。軟件安裝成功后，將Xilinx 13.4和matlab R2013a進(jìn)行關(guān)聯(lián)，關(guān)聯(lián)成功后需要按照如下步驟打開terminal窗口設(shè)置環(huán)境變量:
[0033]$vim?/.bashrc#添加環(huán)境變量到.bashrc中
[0034]source{xilinx_installat1n_locat1n}/13.4/ISE_DS/settings64.sh>/dev/null
[0035]export XILINXD_LICENSE_FILE = /path/to/Xilinx/license.lie
[0036]export PATH = $PATH/opt/MATLAB/R201la/bin
[0037]export matlabroot = {MATLAB_installat1n_locat1n}/R2011a
[0038]設(shè)置成功后，重新打開一個(gè)terminal輸入指令:sysgen。進(jìn)入到matlab Simulink操作界面后，輸入指令“cd {startup, m locat1n} ”，運(yùn)行startup, m文件初始化發(fā)開平臺(tái)，完成后在matlab控制臺(tái)輸入BPS，如果能成功調(diào)出BPS窗口，如圖1所示，則說(shuō)明平臺(tái)搭建成功。
[0039]步驟二:FPGA硬件設(shè)計(jì)。根據(jù)算法的需要，設(shè)計(jì)對(duì)應(yīng)的FPGA模塊，提前預(yù)留FPGA與軟件的接口，合理分配存儲(chǔ)器空間。具體步驟，通過(guò)“sysgen”在terminal中打開simulink，根據(jù)算法需要，從BPS Library和Xilinx Library中拖取相應(yīng)的模塊。完成設(shè)計(jì)后將其保存為XX.mdl (xx為工程文件名)，需要注意文件名不宜過(guò)長(zhǎng)，且不能包含中文，建議存放在BPS根目錄下，以免編譯出錯(cuò)。所設(shè)計(jì)的FPGA。
[0040]步驟三:FPGA文件編譯。完成FPGA硬件設(shè)計(jì)后，在matlab command窗口輸入“BPS”指令，調(diào)出BPS編譯窗口，點(diǎn)擊“gcs”按鍵將編譯對(duì)象換為當(dāng)前.mdl文件，然后點(diǎn)擊“Run BPS”開始編譯。如果所設(shè)計(jì)FPGA硬件有邏輯、時(shí)序等錯(cuò)誤，會(huì)在matlab command窗口中提示錯(cuò)誤，此時(shí)需要重復(fù)步驟二，對(duì)FPGA硬件進(jìn)行相應(yīng)的修改；如果編譯通過(guò)，會(huì)在BPS根目錄下產(chǎn)生一個(gè)以工程文件名命名的文件夾，進(jìn)入該文件夾，將xx.bin (xx為工程文件名)拷貝到minibee硬件中。
[0041]步驟四:軟件