專利名稱：通信用半導(dǎo)體集成電路及其電池節(jié)省方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在以無線尋呼裝置(以下．稱尋呼機(jī))等為代表的串行數(shù)據(jù)接收裝置中使用的集成了協(xié)議譯碼功能及微控制器功能的半導(dǎo)體集成電路(以下，稱IC)。
本發(fā)明還涉及在以尋呼機(jī)等為代表的串行數(shù)據(jù)接收裝置中使用的具有通信協(xié)議譯碼功能的IC。
進(jìn)一步，本發(fā)明涉及在以尋呼機(jī)等為代表的串行數(shù)據(jù)接收裝置中使用的具有協(xié)議譯碼功能的IC及其電池節(jié)省方法。
背景技術(shù)：
作為用于尋呼機(jī)等的攜帶式串行數(shù)據(jù)接收裝置，迄今使用著如圖2所示的組件結(jié)構(gòu)。這種接收裝置，包括系統(tǒng)時鐘生成電路4，接受振蕩電路1的輸出并產(chǎn)生定時信號；數(shù)據(jù)接收電路3，接受該時鐘輸出而以同步的方式對從串行數(shù)據(jù)輸入端子C輸入的數(shù)據(jù)進(jìn)行取入，并對所取入的數(shù)據(jù)進(jìn)行ID核對及檢錯和糾錯，即具有所謂的協(xié)議譯碼功能；及微控制器電路69，接受來自系統(tǒng)時鐘生成電路4的時鐘信號而對數(shù)據(jù)接收電路3進(jìn)行控制，并取入所接收的數(shù)據(jù)以進(jìn)行處理，同時向外部通知接收情況。
在振蕩電路1的輸入和輸出端子A、B之間，連接一個諧振器(通常為晶體諧振器)。其振蕩輸出，用作數(shù)據(jù)接收電路3的同步及使處理電路動作的基本時鐘。另一方面，振蕩輸出，還輸入到系統(tǒng)時鐘生成電路4，并成為使微控制器電路69動作所需的系統(tǒng)時鐘。
如以尋呼機(jī)為例進(jìn)行說明，則在圖2中，從數(shù)據(jù)輸入端子C輸入的數(shù)據(jù)，由數(shù)據(jù)接收電路3取入。這時，利用振蕩電路1的輸出確立同步。數(shù)據(jù)接收電路3，當(dāng)通過ID核對確認(rèn)收到呼叫時，對微控制器電路69請求中斷，同時開始數(shù)據(jù)的取入。所取入的數(shù)據(jù)，被取入到收到中斷請求后起動的微控制器電路69，并根據(jù)需要進(jìn)行存儲或顯示。此外，微控制器電路69，還備有在接收時用于對外部發(fā)出報(bào)警聲、或使LED點(diǎn)亮的輸出端子D，根據(jù)需要進(jìn)行報(bào)警信號輸出。
數(shù)據(jù)處理按以上方式進(jìn)行，但在圖2的結(jié)構(gòu)例中，由于振蕩電路1的輸出同時連接于數(shù)據(jù)接收電路3和系統(tǒng)時鐘生成電路4，所以使數(shù)據(jù)速率變快，因而必須縮短微控制器的處理時間。
圖3是另一現(xiàn)有例，具有兩個振蕩電路。這兩個振蕩電路1和67的各自的輸出同時輸入到時鐘切換電路68。時鐘切換電路68，由微控制器電路69的控制信號G控制，其輸出則輸入到系統(tǒng)時鐘生成電路4。圖中的其他部分，因與圖2的例相同，所以標(biāo)以同樣的編號或符號而將其說明省略。在圖3所示的電路中，在微控制器電路69的處理速度不能滿足要求的情況下，可以提高振蕩電路67的振蕩頻率并根據(jù)需要切換時鐘，從而使系統(tǒng)時鐘高速化。
作為用于尋呼機(jī)等的攜帶式串行數(shù)據(jù)接收裝置，迄今使用著圖9所示的組件結(jié)構(gòu)。這種接收裝置，包括分頻電路2，用于對基準(zhǔn)時鐘生成電路17的輸出進(jìn)行分頻；控制電路18，接受分頻電路2的輸出而產(chǎn)生控制信號；同步校正電路5，與數(shù)據(jù)輸入端子C連接，并從分頻電路2接受時鐘信號而進(jìn)行動作；糾錯電路6、信號檢測電路7和同步碼檢測電路8，分別接受電路5及分頻電路2和控制電路18的輸出而進(jìn)行動作；地址比較電路9，接受分頻電路2和控制電路18各自的輸出，并核對糾錯電路6和地址存儲電路10的輸出；及輸入輸出控制電路11，與地址存儲電路10連接，并接受控制電路18及糾錯電路6的輸出，同時與輸入輸出端子12連接。在圖9中，將基準(zhǔn)時鐘生成電路17及分頻電路2以外的所有構(gòu)成要素統(tǒng)稱為數(shù)據(jù)接收電路3。
在圖10和圖11中，示出圖9的地址存儲電路10的現(xiàn)有結(jié)構(gòu)。在圖1 0中，示出采用移位寄存器構(gòu)成的現(xiàn)有的地址存儲電路的例。當(dāng)一個地址由n位構(gòu)成時，存儲在圖中的移位寄存器內(nèi)。由于對每個接收機(jī)通常分配多個地址，所以，實(shí)際上需準(zhǔn)備多個圖中的寄存器。在這種情況下，其輸入30由切換電路進(jìn)行選擇，并以與時鐘20同步的方式寫入地址數(shù)據(jù)。其輸出也同樣由切換電路進(jìn)行選擇，并輸入到地址比較電路。當(dāng)n為小的值時，同時對圖中的輸出31至30+n進(jìn)行比較，并通過切換每個地址寄存器依次進(jìn)行比較。另一方面，當(dāng)n為大的值時，首先對所有的地址寄存器選擇與圖中的31對應(yīng)的端子，并輸入到地址比較電路。接著，依次切換為32、然后是33、直到30+n，并輸入到地址比較電路。此外，選擇順序也可以與上述相反。
在圖11中示出采用鎖存器構(gòu)成的現(xiàn)有的地址存儲電路的例。在圖中，鎖存器通過8位總線進(jìn)行寫入和讀出。在圖中，地址的位數(shù)為18，并構(gòu)成對其附加了地址的啟動位的形式。地址存儲電路的輸出，作為Q(0:18)輸入到地址比較電路。
另外，如上所述，由于通常使用多個地址，所以應(yīng)使用多個圖中的電路，并由選擇器進(jìn)行切換而輸入到地址比較電路。切換的順序，有時如上所述按每個地址進(jìn)行，有時按多個地址的每個相同的位進(jìn)行。
作為在尋呼機(jī)等中采用的用于協(xié)議譯碼的通信用IC，迄今使用著圖13所示的結(jié)構(gòu)。在圖中，從輸入端子C輸入的信號，輸入到譯碼裝置50中進(jìn)行處理，并作為數(shù)據(jù)取出。該譯碼處理被稱作協(xié)議譯碼。在本現(xiàn)有例中，譯碼裝置50，由同步校正電路5、接受電路5的輸出的糾錯電路6、信號檢測電路7及同步碼檢測電路8構(gòu)成。譯碼裝置50的輸出，輸入到通報(bào)裝置51和控制裝置19。通報(bào)裝置51，與存儲了本機(jī)號碼的存儲器60連接，并當(dāng)檢測到該號碼與接收數(shù)據(jù)一致時進(jìn)行通報(bào)。另一方面，控制裝置19向外部輸出定時信號。該定時信號，是用于使接收機(jī)間斷動作的信號，被稱作電池節(jié)省信號。此外，由該接收機(jī)接收到的信號，經(jīng)調(diào)制、檢波后輸入到輸入端子C。
圖14是以POCSAG方式為例說明間斷接收動作的時序的圖。在圖中，(a)表POCSAG的發(fā)送信號。首先發(fā)送的是被稱作前導(dǎo)碼(Preamble)的1、0、1、0、...重復(fù)模式，接著，發(fā)送同步碼(SC)。在同步碼與下一個同步碼之間的固定時刻(幀自身的定時)，發(fā)送作為本機(jī)號碼的地址(ARD)及接在其后的報(bào)文(M)。
圖14(1)是迄今已知的電池節(jié)省信號。在圖中，當(dāng)信號電平為“H時，接收機(jī)工作。首先，當(dāng)檢測到前導(dǎo)碼信號時，接收機(jī)進(jìn)行接收并一直繼續(xù)到檢測到同步碼為止，在檢測到同步碼后，交替地接收自身幀和同步碼。然后，當(dāng)在自身幀中發(fā)現(xiàn)本機(jī)的地址時，接著，接收報(bào)文。
圖14(2)、圖14(3)是基于特開昭63-13432所述的電池節(jié)省方法的信號波形。在(2)中，一當(dāng)檢測到同步碼后，僅在自身幀內(nèi)進(jìn)行同步檢測。而在(3)中，在檢測一次同步碼后，也是僅在自身幀內(nèi)進(jìn)行同步檢測，但在同步碼的定時還進(jìn)行用于檢測前導(dǎo)碼的接收。
但是，在圖2的現(xiàn)有的串行數(shù)據(jù)接收裝置中，不能以提高振蕩頻率的方式縮短微控制器的處理時間。其原因是，提高振蕩頻率就要改變基準(zhǔn)時鐘，而數(shù)據(jù)接收電路的時鐘也將改變，所以將使數(shù)據(jù)接收電路的定時信號發(fā)生變化。因此，如根據(jù)數(shù)據(jù)接收電路來選擇振蕩頻率，則其結(jié)果是存在著微控制器的處理速度達(dá)不到要求的問題。
另外，在圖3的現(xiàn)有的串行數(shù)據(jù)接收裝置中，為了縮短微控制器的處理時間，必須另外準(zhǔn)備一個振蕩電路并對時鐘進(jìn)行切換，所以存在著耗電量增加、同時使軟件變得繁雜、因而在成本上也變得不利的問題。
另外，在圖9～圖11所示的現(xiàn)有的串行數(shù)據(jù)接收裝置中，存在著如接收的地址數(shù)增加則電路規(guī)模顯著增大的問題。例如，在尋呼機(jī)中，由于服務(wù)項(xiàng)目的增加和多樣化，所需要的地址數(shù)近年來一直在增加。因此，接收機(jī)中所需的IC的電路規(guī)模當(dāng)然也存在著隨之增加的傾向。特別是，地址的存儲電路，在IC中占有很大的比例。
因此，使地址存儲電路在IC上占有的面積減小而不降低功能質(zhì)量，就成為了課題。
進(jìn)一步，在如圖14所示的上述現(xiàn)有的接收方法中，存在著如下的課題。首先，在圖14(1)中，因每次都要檢測同步碼，因而使耗電量增多。尋呼機(jī)的電量大部分耗費(fèi)于接收部，所以重要的是盡管減少得不多也要減少接收機(jī)的動作時間。
圖14的(2)、(3)將處理上述課題作為其目的的一部分。在這種情況下，在(2)、(3)中，使保持同步的動作決定于其自身幀的地址。就是說，根據(jù)與自身幀的地址的一致來確認(rèn)同步。在這種情況下，在開始時發(fā)送出前導(dǎo)碼之后，雖然始終由同步碼保持同步狀態(tài)，但當(dāng)根據(jù)需要有一個須發(fā)送報(bào)文的基站時，則存在著不能保持同步的可能性。
發(fā)明的公開鑒于上述現(xiàn)有技術(shù)的問題，本發(fā)明能夠在始終保持同步的同時適應(yīng)進(jìn)行發(fā)送的基站，并且能提高待機(jī)狀態(tài)下的電池節(jié)省效率。
在本發(fā)明中，為改進(jìn)上述現(xiàn)有技術(shù)的問題，將振蕩電路的輸出一路通過分頻電路供給數(shù)據(jù)接收電路，另一路直接供給微控制器的系統(tǒng)時鐘生成電路。而且，將振蕩電路的振蕩頻率改變?yōu)閄倍，并使分頻電路的分頻比為1/X。
另外，在本發(fā)明中，作為用于改進(jìn)上述現(xiàn)有技術(shù)的問題的另一解決手段，將基準(zhǔn)時鐘發(fā)生源的輸出一路直接供給數(shù)據(jù)接收電路，另一路通過倍增電路供給微控制器的系統(tǒng)時鐘生成電路。而且，將倍增電路的倍增比設(shè)定為Y。
在采用結(jié)構(gòu)如上所述的通信半導(dǎo)體集成電路的串行數(shù)據(jù)接收裝置中，即使在使通信的數(shù)據(jù)速率高速化并要求提高微控制器的處理速度的情況下，也能將微控制器的處理速度分別增加到X倍、Y倍而不會對數(shù)據(jù)接收電路的時鐘產(chǎn)生任何影響。
進(jìn)一步，在本發(fā)明中，為解決上述現(xiàn)有技術(shù)的課題，使地址存儲電路由雙端口RAM構(gòu)成。
按如上方式構(gòu)成的地址存儲電路，與現(xiàn)有的采用移位寄存器或鎖存器的情況相比，在IC上的面積顯著減小。另一方面，由于數(shù)據(jù)的讀出以與現(xiàn)有的采用移位寄存器或鎖存器的情況同樣的時序進(jìn)行，所以可采用與現(xiàn)有技術(shù)相同的時鐘實(shí)現(xiàn)同樣的功能。
另外，為解決上述現(xiàn)有技術(shù)的課題，在本發(fā)明中，對現(xiàn)有的譯碼裝置附加存儲裝置，從而在檢測同步碼時進(jìn)行存儲，并在下一個同步碼使接收機(jī)停止工作。然后，以其下一個同步碼再次進(jìn)行同步確認(rèn)。相反，即使在未檢測到同步碼的情況下，也對該情況進(jìn)行存儲并立即在下一個同步碼的定時進(jìn)行接收。
附圖的簡單說明圖1是表示采用了本發(fā)明的通信用半導(dǎo)體集成電路的串行數(shù)據(jù)接收裝置的一實(shí)施例的框圖。
圖2是表示現(xiàn)有的串行數(shù)據(jù)接收裝置的框圖。
圖3是表示現(xiàn)有的另一種串行數(shù)據(jù)接收裝置的框圖。
圖4是表示采用了本發(fā)明的通信用半導(dǎo)體集成電路的串行數(shù)據(jù)接收裝置的另一實(shí)施例的框圖。
圖5是表示采用了本發(fā)明的通信用半導(dǎo)體集成電路的串行數(shù)據(jù)接收裝置的另一實(shí)施例的框圖。
圖6是表示采用了本發(fā)明的通信用半導(dǎo)體集成電路的串行數(shù)據(jù)接收裝置的另一實(shí)施例的框圖。
圖7是表示與本發(fā)明的通信用半導(dǎo)體集成電路有關(guān)的數(shù)據(jù)接收電路的結(jié)構(gòu)例的框圖。
圖8是表示本發(fā)明的通信用半導(dǎo)體集成電路的實(shí)施形態(tài)的框圖。
圖9是表示現(xiàn)有的通信用半導(dǎo)體集成電路的框圖。
圖10是現(xiàn)有的地址存儲電路的結(jié)構(gòu)例。
圖11是現(xiàn)有的地址存儲電路的另一結(jié)構(gòu)例。
圖12是本發(fā)明的通信用IC的框圖。
圖13是現(xiàn)有的通信用IC的框圖。
圖14是現(xiàn)有的定時信號的輸出波形。(a)是發(fā)送信號。(1)是現(xiàn)有的定時信號的輸出波形。(2)是現(xiàn)有的定時信號的輸出波形。(3)是現(xiàn)有的定時信號的輸出波形。
圖15是本發(fā)明的定時信號的輸出波形。(a)是發(fā)送信號。(1)是本發(fā)明的定時信號的輸出波形。(2)是本發(fā)明的定時信號的輸出波形。
圖16是采用了本發(fā)明的通信用IC的接收機(jī)的結(jié)構(gòu)圖。
用于實(shí)施發(fā)明的最佳形態(tài)以下，參照


本發(fā)明的實(shí)施形態(tài)。圖1示出本發(fā)明的第1實(shí)施形態(tài)。在圖1中，在振蕩電路1的端子A、B之間，連接一個諧振器(通常為晶體諧振器)。其振蕩輸出，發(fā)送到分頻電路2，同時還輸入到系統(tǒng)時鐘生成電路4。分頻電路2的輸出，傳送到數(shù)據(jù)接收電路3。數(shù)據(jù)從輸入端子C輸入到數(shù)據(jù)接收電路3。系統(tǒng)時鐘生成電路4的輸出，輸入到微控制器電路69。微控制器電路69，對分頻電路2進(jìn)行控制，以決定分頻比。此外，還控制數(shù)據(jù)接收電路3，以進(jìn)行數(shù)據(jù)接收電路的各種設(shè)定、數(shù)據(jù)的接收等。當(dāng)微控制器電路69的處理速度不能滿足要求時，如果使連接于振蕩電路1的端子A、B的諧振器的振蕩頻率變?yōu)?倍、并使分頻電路2的分頻比為1/2，則可以將微控制器電路69的處理速度提高到2倍，而不會影響數(shù)據(jù)的接收。
圖4示出本發(fā)明的第2實(shí)施形態(tài)。不使用圖1的分頻電路2，作為其代替，在振蕩電路1的輸出端與系統(tǒng)時鐘生成電路4之間插入了一個倍增電路61。該倍增電路61，由來自微控制器電路69的信號F控制，其倍增的倍率是可調(diào)的。
圖5示出本發(fā)明的第3實(shí)施形態(tài)。作為基準(zhǔn)時鐘發(fā)生裝置，代替圖1的振蕩電路1而設(shè)置一個時鐘輸入端子J，構(gòu)成從外部輸入用作基準(zhǔn)的時鐘的形式。各部的動作，可參照圖1的說明。
圖6示出本發(fā)明的第4實(shí)施形態(tài)。作為基準(zhǔn)時鐘發(fā)生裝置，代替圖4的振蕩電路1而設(shè)置一個時鐘輸入端子J，構(gòu)成從外部輸入用作基準(zhǔn)的時鐘的形式。各部的動作，可參照圖4的說明。
圖7是與本發(fā)明有關(guān)的數(shù)據(jù)接收電路3的框圖。信號從數(shù)據(jù)輸入端子C輸入到同步校正電路5。同步校正電路5的輸出，輸入到信號檢測電路7和糾錯電路6。信號檢測電路7的輸出，輸入到控制電路18，糾錯電路6的輸出，輸入到同步碼檢測電路8及地址比較電路9。同步碼檢測電路8及地址比較電路9的輸出，也輸入到控制電路18，而控制電路18的輸出則供給其他所有電路組件。進(jìn)一步，控制電路18，接受數(shù)據(jù)接收控制信號47，同時輸出接收處理請求信號48。
另外，糾錯電路6、地址比較電路9、及控制電路18，分別連接于總線49。
以下，參照

本發(fā)明的實(shí)施形態(tài)。圖8是采用了本發(fā)明的通信用IC一種實(shí)施形態(tài)，用于構(gòu)成接收機(jī)。在圖8中，基準(zhǔn)時鐘生成電路17的輸出，輸入到分頻電路2。通過了分頻電路2的時鐘信號，輸入到控制電路18，同時傳送到其他電路組件?？刂齐娐?8，向IC的各部發(fā)送各種定時信號，以便實(shí)現(xiàn)IC的功能。
數(shù)據(jù)輸入端子C，與同步校正電路5連接。同步校正電路5，連接于分頻電路2、糾錯電路6、信號檢測電路7及同步碼檢測電路8。糾錯電路6，與分頻電路2及控制電路18連接，其輸出連接于地址比較電路9及輸入輸出控制電路11。信號檢測電路7，也與分頻電路2及控制電路18連接。同步碼檢測電路8，也同樣連接于分頻電路2及控制電路18。地址比較電路9，連接于糾錯電路6、分頻電路2、控制電路18及選擇電路13。選擇電路13，也與分頻電路2、控制電路18以及雙端口RAM16連接。此外，雙端口RAM16，還連接于RAM地址譯碼器14及輸入輸出緩沖器15。輸入輸出緩沖器15，也于控制電路18及輸入輸出控制電路11連接。進(jìn)一步，輸入輸出控制電路11，還與輸入輸出端子12、糾錯電路6及控制電路18連接。
從數(shù)據(jù)輸入端子C取入所接收到的數(shù)據(jù)。這時，根據(jù)通過分頻電路2得到的時鐘，由同步校正電路5保持對所取入的數(shù)據(jù)的同步。通過保持同步而使其值確定的數(shù)據(jù)，分別輸入到糾錯電路6、信號檢測電路7及同步碼檢測電路8。在糾錯電路6中，根據(jù)編碼的種類進(jìn)行檢測和糾錯。信號檢測電路7，對在數(shù)據(jù)和同步碼之前發(fā)送的信號進(jìn)行檢測。當(dāng)檢測到信號時，連續(xù)進(jìn)行接收并等待同步碼。當(dāng)由同步碼檢測電路8檢測到同步碼時，準(zhǔn)備從所接收到的信號取出數(shù)據(jù)。
在數(shù)據(jù)中通常都附加著收信方的號碼。將其稱作地址，并分別設(shè)定在接收機(jī)內(nèi)。地址在接收之前從輸入輸出端子12輸入，并通過輸入輸出控制電路11及輸入輸出緩沖器15寫入雙端口RAM16。這時，在RAM的哪個區(qū)域進(jìn)行寫入，由RAM地址譯碼器14決定。地址通常寫入多個。如該多個地址中的任何一個附加于所接收到的數(shù)據(jù)，則可以識別出是發(fā)給本機(jī)的報(bào)文并接收數(shù)據(jù)。地址的檢測，由地址比較電路9進(jìn)行。用于對雙端口RAM16的讀出數(shù)據(jù)進(jìn)行切換的選擇電路13的輸出，連接于地址比較電路9，并與經(jīng)過糾錯的地址數(shù)據(jù)進(jìn)行比較。每當(dāng)確定新的數(shù)據(jù)位時，對通過切換選擇電路13而設(shè)定的全部地址進(jìn)行比較。
由于雙端口RAM16的只讀輸出與鎖存器一樣能以非同步的方式讀出，所以無需準(zhǔn)備新的時鐘。因此，可以構(gòu)成采用同一時鐘而具有同等功能的IC的電路。
在上述結(jié)構(gòu)中，糾錯電路6、信號檢測電路7及同步碼檢測電路8，構(gòu)成對從數(shù)據(jù)輸入端子C輸入的數(shù)據(jù)進(jìn)行所需處理的信號處理電路。
以下，根據(jù)圖1詳細(xì)說明本發(fā)明的實(shí)施形態(tài)的動作。這里，具體地示出與在無線尋呼裝置等中采用的POCSAG方式對應(yīng)的接收裝置。在圖中，振蕩電路1，由通常的采用晶體諧振器的振蕩電路構(gòu)成。振蕩電路1的輸出，通過分頻電路2發(fā)送到各部電路，同時輸入到控制電路18。
從數(shù)據(jù)輸入端子C，將串行數(shù)據(jù)輸入到同步校正電路。通過分頻電路2對同步校正電路5、糾錯電路6、信號檢測電路7、乃至同步碼檢測電路8輸入例如為所接收的數(shù)據(jù)速率的32倍的時鐘信號。因此，能以數(shù)據(jù)速率的1/32的精度進(jìn)行同步校正。此外，在POCSAG方式的情況下，對差錯校正和同步碼的檢測，通常至少需要相當(dāng)于數(shù)據(jù)速率的32倍的時鐘信號。糾錯電路6的輸出，在接收地址時傳送到地址比較電路9，而在接收數(shù)據(jù)(報(bào)文)時傳送到輸入輸出控制電路11。地址的比較，每當(dāng)接收1位時對最新的32位進(jìn)行。此時的比較對象，由選擇電路13進(jìn)行切換。因此，對地址比較電路9及選擇電路13，也至少需要相當(dāng)于數(shù)據(jù)速率的32倍的時鐘信號。作為比較對象輸入到地址比較電路9的地址，由RAM地址譯碼器14從雙端口RAM16選擇，并輸入到選擇電路13。通過輸入輸出緩沖器15接收的地址預(yù)先寫入雙端口RAM16。輸入輸出緩沖器15，接受控制電路18的信號而與輸入輸出控制電路11進(jìn)行數(shù)據(jù)交換。輸入輸出控制電路11，接受控制電路18及糾錯電路6的信號而與輸入輸出緩沖器15及輸入輸出端子12進(jìn)行數(shù)據(jù)交換。
其中，由選擇電路13、RAM地址譯碼器14、雙端口RAM16及輸入輸出緩沖器15構(gòu)成的地址存儲電路，當(dāng)?shù)刂窋?shù)為6時，與現(xiàn)有的采用了鎖存器的地址存儲電路相比，在IC芯片上所占面積約為其1/3。原來的這種地址存儲電路，在IC芯片上所占面積的比例很大。因此，在芯片尺寸的削減上效果顯著。此外，由于時鐘頻率可保持不變，所以耗電量不變。因此，無需改變規(guī)格就能有助于成本的降低。
這里，以POCSAG譯碼器為例進(jìn)行了說明，但本發(fā)明并不限于此，對于其他類似的通信方式當(dāng)然也能適用。
另外，在本圖及其他圖中，在信號線上附加的短斜線，表示該信號線由多條信號線構(gòu)成。
以下，參照

本發(fā)明的實(shí)施形態(tài)中POCSAG信號的有關(guān)情況。圖12是采用了本發(fā)明的通信用IC的一種實(shí)施形態(tài)。在圖12中，從數(shù)據(jù)輸入端子C輸入被接收并被檢波后信號。所輸入的信號，由譯碼裝置50進(jìn)行處理。首先，由同步校正電路5對輸入信號保持同步。當(dāng)確立同步時，接著由信號檢測電路7和同步碼檢測電路8檢測前導(dǎo)碼或同步碼。當(dāng)檢測到前導(dǎo)碼時，控制裝置19，通過定時信號輸出端子K連續(xù)輸出定時信號，以繼續(xù)進(jìn)行接收。同步碼的檢測結(jié)果，由存儲裝置52存儲并使控制裝置19動作，用于控制定時信號。另一方面，地址和報(bào)文，經(jīng)糾錯后輸入到通報(bào)裝置51。在這里與存儲器60的內(nèi)容進(jìn)行比較，并當(dāng)檢測到一致時進(jìn)行通報(bào)。
接收通常以間斷方式進(jìn)行。按照本發(fā)明，在檢測到前導(dǎo)碼后的定時信號的波形一例，如圖15(1)所示。在圖15(1)中，同步碼，每隔一個被接收一次。圖中示出的是同步碼全部被正常接收的情況。因此，提高了接收機(jī)的電池節(jié)省效率。通常，由于前導(dǎo)碼比同步碼的間隔長，所以，按照這種方式，也能接收新發(fā)送的前導(dǎo)碼而不會出現(xiàn)失敗的情況。此外，在該圖(2)中，還示出本發(fā)明的定時信號的波形的另一例。在該情況下，由于第3次的同步碼檢測失敗，所以應(yīng)接收下一個同步碼。按照這種方式，在未檢測到同步碼的情況下，也能判斷出發(fā)送已結(jié)束。
另外，這里，通過電路組件的組合構(gòu)成譯碼裝置，但當(dāng)然也可以用軟件等構(gòu)成。
以下，根據(jù)附圖對本發(fā)明進(jìn)行詳細(xì)說明。在圖1中，用框圖示出基于本發(fā)明的通信用半導(dǎo)體集成電路的第1實(shí)施例。在圖中，在振蕩電路1的輸入和輸出端子A和B之間，連接一個諧振器(通常為晶體諧振器)。在本實(shí)施例中，使用諧振頻率為76.8kHz的晶體諧振器。從作為基準(zhǔn)時鐘發(fā)生裝置的振蕩電路1輸出的76.8kHz信號，分別輸入到分頻電路2和系統(tǒng)時鐘生成電路4。分頻電路2，供給在數(shù)據(jù)接收電路3中所需的各種頻率信號。在本實(shí)施例中，由于數(shù)據(jù)的接收以2400bps進(jìn)行，所以將用作該基準(zhǔn)信號的2,4kHz及作為用于處理接收數(shù)據(jù)的時鐘的38.4kHz供給數(shù)據(jù)接收電路3。分頻電路2，由微控制器電路69的控制信號E(圖中未示出)控制。該控制信號E，將在后文中說明。
數(shù)據(jù)接收電路3，也同樣由微控制器電路69控制，并從端子C取入數(shù)據(jù)。所取入的數(shù)據(jù)，由微控制器電路69讀出，并與呼叫收到信號的輸出一起進(jìn)行存儲或顯示。將該呼叫收到信號和顯示輸出合在一起，表示為端子D。系統(tǒng)時鐘生成電路4的輸出，輸入到微控制器電路69，用于使該系統(tǒng)動作。在本實(shí)施例中，系統(tǒng)時鐘生成電路4產(chǎn)生的時鐘信號，具有76.8kHz的頻率。即，微控制器電路69的系統(tǒng)時鐘為76.8kHz。
如果將本發(fā)明的通信用半導(dǎo)體集成電路應(yīng)用于要求進(jìn)行高級處理的尋呼機(jī)，則在上述動作條件下微控制電路69的處理速度下就有可能達(dá)不到要求。在這種情況下，可使諧振器的振蕩頻率為2倍的頻率153.6kHz。并且，在控制信號E的控制下使分頻電路2進(jìn)行比先前更進(jìn)一級的分頻(1/2分頻)。其結(jié)果是，使數(shù)據(jù)接收電路3仍能以2400bps接收數(shù)據(jù)，所以，能使微控制電路69的系統(tǒng)時鐘變?yōu)榧颖兜?53.6kHz從而使數(shù)據(jù)處理能力增加到2倍，但不會對數(shù)據(jù)接收動作產(chǎn)生任何影響?？刂菩盘朎由微控制電路69的程序決定，所以應(yīng)對每件產(chǎn)品進(jìn)行設(shè)定。在本實(shí)施例中，使振蕩電路1的振蕩頻率增加到2倍，但當(dāng)然并不限于此。
另外，在本實(shí)施例中，將系統(tǒng)時鐘生成電路4及分頻電路2的輸入與振蕩電路1的輸出直接連接，但也可以輸入將振蕩電路1的輸出分頻后的信號。
從以上所述可以看出，本發(fā)明的通信用半導(dǎo)體集成電路，能以同一半導(dǎo)體集成電路適應(yīng)從普及型的尋呼機(jī)到高性能的尋呼機(jī)。
在圖4中，用框圖示出基于本發(fā)明的通信用半導(dǎo)體集成電路的第2實(shí)施例。在圖中，在振蕩電路1的輸入和輸出端子A和B之間，連接一個諧振器(晶體諧振器等)。在本實(shí)施例中，諧振器的諧振頻率為38.4kHz。作為基準(zhǔn)時鐘發(fā)生裝置的振蕩電路1輸出，分別輸入到倍增電路61及數(shù)據(jù)接收電路3。倍增電路61，由微控制器電路69的控制信號F控制，而其輸出則輸入到系統(tǒng)時鐘生成電路4。在本實(shí)施例中，倍增電路61的倍增數(shù)由控制信號F設(shè)定為2倍。因此，對系統(tǒng)時鐘生成電路4輸入76.8kHz的信號，并供給76.8kHz的系統(tǒng)時鐘信號作為微控制電路69的系統(tǒng)時鐘。
數(shù)據(jù)接收電路3，也同樣由微控制器電路69控制，并從端子C取入數(shù)據(jù)。在本實(shí)施例的情況下，在數(shù)據(jù)接收電路3中所需的頻率信號，以所輸入的38.4kHz為基準(zhǔn)，在數(shù)據(jù)接收電路3的內(nèi)部生成。當(dāng)然，也可以在振蕩電路1與數(shù)據(jù)接收電路3之間生成。所取入的數(shù)據(jù)，由微控制器電路69讀出，并與呼叫收到信號的輸出一起進(jìn)行存儲或顯示。將該呼叫收到信號和顯示輸出合在一起，表示為端子D。作為系統(tǒng)時鐘生成電路4的輸出的76.8kHz信號，輸入到微控制器電路69，用于使該系統(tǒng)動作。
如果將本發(fā)明的通信用半導(dǎo)體集成電路應(yīng)用于要求進(jìn)行高級處理的尋呼機(jī)，則在上述動作條件下微控制電路69的處理速度下就有可能達(dá)不到要求。在這種情況下，可使諧振器的振蕩頻率38.4KHz保持不變，而由倍增電路61生成具有相當(dāng)于振蕩輸出的4倍的頻率153.6kHz的時鐘信號。其結(jié)果是，能使微控制電路69的數(shù)據(jù)處理能力增加到2倍，而不會對數(shù)據(jù)接收電路3產(chǎn)生任何影響。
在本實(shí)施例的情況下，也可以使諧振電路1的諧振頻率為76.8kHz，并使倍增電路61的倍增數(shù)為1倍，當(dāng)應(yīng)用于進(jìn)行高速處理的尋呼機(jī)時，使倍增電路61的倍增數(shù)變?yōu)?倍。
從以上所述可以看出，本發(fā)明的通信用半導(dǎo)體集成電路，能以同一半導(dǎo)體集成電路適應(yīng)從普及型的尋呼機(jī)到高性能的尋呼機(jī)。
在圖5中，用框圖示出基于本發(fā)明的通信用半導(dǎo)體集成電路的第3實(shí)施例。在圖中，時鐘輸入端子J，連接于分頻電路2及系統(tǒng)時鐘生成電路4。從時鐘輸入端子J輸入的基準(zhǔn)時鐘，一路輸入到系統(tǒng)時鐘生成電路4，借以生成微控制電路69的系統(tǒng)時鐘，另一路由分頻電路2進(jìn)行分頻后輸入到數(shù)據(jù)接收電路3。在本實(shí)施例中，從端子J輸入的時鐘的頻率為76 8kHz。
在將本發(fā)明的通信用本導(dǎo)體集成電路應(yīng)用于高性能的的尋呼機(jī)時，與第1實(shí)施例一樣，使從時鐘輸入端子J輸入的時鐘頻率為2倍的153.6kHz，并使對數(shù)據(jù)接收電路3進(jìn)行輸入的分頻電路2的輸出采用更進(jìn)一級分頻后的信號。因其他部分與圖1相同，所以標(biāo)以相同符號而將其詳細(xì)說明省略。
在圖6中，用框圖示出基于本發(fā)明的通信用半導(dǎo)體集成電路的第4實(shí)施例。在圖中，時鐘輸入端子J，連接于倍增電路61及數(shù)據(jù)接收電路3。從時鐘輸入端子J輸入的基準(zhǔn)時鐘，一路輸入到數(shù)據(jù)接收電路3，另一路由倍增電路61進(jìn)行倍增后輸入到系統(tǒng)時鐘生成電路4，借以生成微控制電路69的系統(tǒng)時鐘。在本實(shí)施例中，輸入到時鐘輸入端子J的時鐘頻率為38.4kHz，倍增電路61的倍增數(shù)為2倍。
在將本發(fā)明的通信用本導(dǎo)體集成電路應(yīng)用于高性能的的尋呼機(jī)時，與第2實(shí)施例一樣，使從時鐘輸入端子J輸入的時鐘頻率不變、即仍使其為原來的38.4kHz，而使倍增電路61的倍增數(shù)變?yōu)?倍。因其他部分與圖4相同，所以標(biāo)以相同符號而將其詳細(xì)說明省略。
在圖7中用框圖示出在基于本發(fā)明的通信用半導(dǎo)體集成電路中所采用的數(shù)據(jù)接收電路的結(jié)構(gòu)。
以下，以尋呼機(jī)為例根據(jù)

其動作。由同步校正電路5對從數(shù)據(jù)輸入端子C輸入的串行數(shù)據(jù)確立同步。首先，由信號檢測電路7及同步碼檢測電路8將按這種方式取入的數(shù)據(jù)與特定的代碼(分別為前導(dǎo)碼和同步碼)進(jìn)行比較，從而對其進(jìn)行檢測。通常，首先由信號檢測電路7檢測前導(dǎo)碼。然后，由信號檢測電路7將信號傳送到控制電路18。再由控制電路18連續(xù)地進(jìn)行數(shù)據(jù)的取入。接著，當(dāng)由同步碼檢測電路8檢測到同步碼時，確立同步。在這之后，由地址比較電路9對按預(yù)定時隙接收的地址碼進(jìn)行檢測。當(dāng)檢測到地址碼時，接著進(jìn)行報(bào)文的取入。當(dāng)收到報(bào)文后，首先由糾錯電路6進(jìn)行校正。經(jīng)校正后的報(bào)文數(shù)據(jù)，連同有關(guān)差錯的信息一起通過總線49發(fā)送的外部?？刂齐娐?8，由數(shù)據(jù)接收控制信號47控制，同時輸出接收處理請求信號48。數(shù)據(jù)接收控制信號47，包括與接收的控制數(shù)據(jù)速率一致的時鐘信號、及來自微控制器的控制信號。而接收處理請求信號48則包括當(dāng)接收數(shù)據(jù)時對微控制器請求的中斷信號、及用于監(jiān)視接收狀態(tài)和接收信號的質(zhì)量的信號。
以下，根據(jù)附圖對本發(fā)明進(jìn)行詳細(xì)說明。這里，具體地示出接收POCSAG信號的無線尋呼接收機(jī)的動作。圖16是采用了本發(fā)明的通信用IC的接收機(jī)的結(jié)構(gòu)圖。在圖中，從發(fā)送機(jī)發(fā)送出的POCSAG信號，通過天線56由接收裝置54接收并進(jìn)行檢波。檢波后的信號，從通信用IC55的數(shù)據(jù)輸入端子C輸入。數(shù)據(jù)輸入端子C，連接于譯碼裝置50，并從POCSAG信號中取出必要的報(bào)文，傳送到通報(bào)裝置51。通報(bào)裝置51，將已寫入存儲器60的本機(jī)地址與譯碼裝置50的輸出進(jìn)行比較，如果一致則將其通知到外部。具體地說，例如用電信號輸出聲、光、振動等。
譯碼裝置50，檢測POCSAG信號中的前導(dǎo)碼、同步碼，并進(jìn)行差錯校正。當(dāng)接收到同步碼時，將對其檢測或非檢測的信息存儲在存儲裝置52內(nèi)。然后，將該信息輸入到控制裝置19，使其控制用于使接收裝置54進(jìn)行間斷接收的定時信號。
圖15的(1)和(2)，示出與本發(fā)明有關(guān)的定時信號的波形。
當(dāng)信號為“H”電平時，接收裝置54處于動作狀態(tài)。在圖15(1)中，首先，當(dāng)檢測出前導(dǎo)碼時，在接著的同步碼尚未到來之前，繼續(xù)進(jìn)行接收。當(dāng)檢測到同步碼時，接著接收自身幀，而不接收其下一個同步碼。而當(dāng)再次接收到自身幀時，接收下一個同步碼。這里，如能正常地檢測到同步碼，則在此之后接收第2個同步碼。就是說，同步碼，每隔一個檢測一次。當(dāng)在中間不能接收同步碼時，如圖15(2)所示，用緊接其后的同步碼重新進(jìn)行同步。
圖中示出了一個代表性的定時信號，但根據(jù)接收裝置的結(jié)構(gòu)需要多個信號。因此，在框圖中，在定時信號輸出端子K的信號線上附加短的斜線，表示有多條信號線。
另外，同步碼的接收頻度，并不限于本實(shí)施例中的每隔一個檢測一次，以規(guī)定頻度接收同步碼的結(jié)構(gòu)，也包括在本發(fā)明內(nèi)。
產(chǎn)業(yè)上的應(yīng)用可能性按照本發(fā)明，如上所述，當(dāng)進(jìn)行串行數(shù)據(jù)的接收動作時，采用公用的振蕩電路，并以獨(dú)立的時鐘對數(shù)據(jù)接收電路及控制該電路的微控制器進(jìn)行控制，從而能夠很容易地適應(yīng)數(shù)據(jù)速率及數(shù)據(jù)處理的負(fù)荷變動。就是說，可采用同一通信用半導(dǎo)體集成電路適應(yīng)從普及規(guī)格到高性能的規(guī)格。
另外，按照本發(fā)明，如上所述，在地址比較電路內(nèi)采用雙端口RAM，從而能以低的芯片成本實(shí)現(xiàn)同樣的功能，而不會對所需的時鐘頻率造成影響。
如上所述，在本發(fā)明中，能夠在監(jiān)視同步狀態(tài)的同時，適當(dāng)?shù)販p小接收機(jī)的耗電量，而對正常的通信幾乎沒有影響。另外，在本發(fā)明中，通過減小在同步狀態(tài)下的接收機(jī)的耗電量，不僅能延長電池壽命，而且對以始終保持同步的方式進(jìn)行發(fā)送的發(fā)送機(jī)也可以適用。
進(jìn)一步，通過集成電路化，使這種接收系統(tǒng)的設(shè)計(jì)變得易于進(jìn)行。
權(quán)利要求
1．一種通信用半導(dǎo)體集成電路，其特征在于由基準(zhǔn)時鐘發(fā)生裝置(1、17)、與該基準(zhǔn)時鐘發(fā)生裝置(1、17)連接的系統(tǒng)時鐘生成電路(4)和分頻電路(2)、與上述系統(tǒng)時鐘生成電路(4)連接的微控制器電路(69)、及與上述分頻電路(2)連接的數(shù)據(jù)接收電路(3)構(gòu)成。
2．根據(jù)權(quán)利要求1所述的通信用半導(dǎo)體集成電路，其特征在于上述分頻電路(2)的分頻比，由上述微控制器電路(69)控制。
3．根據(jù)權(quán)利要求2所述的通信用半導(dǎo)體集成電路，其特征在于上述數(shù)據(jù)接收電路(3)，由同步校正電路(5)及其他部分構(gòu)成，并且，至少同步校正電路(5)接受上述分頻電路(2)的時鐘輸出。
4．一種通信用半導(dǎo)體集成電路，其特征在于由基準(zhǔn)時鐘發(fā)生裝置(1、17)、與該基準(zhǔn)時鐘發(fā)生裝置(1、17)連接的倍增電路(61)和數(shù)據(jù)接收電路(3)、與上述倍增電路(61)連接的系統(tǒng)時鐘生成電路(4)、及與上述系統(tǒng)時鐘生成電路(4)連接的微控制器電路(69)構(gòu)成。
5．根據(jù)權(quán)利要求4所述的通信用半導(dǎo)體集成電路，其特征在于上述倍增電路(61)的倍增比，由上述微控制器電路(69)控制。
6．根據(jù)權(quán)利要求5所述的通信用半導(dǎo)體集成電路，其特征在于上述數(shù)據(jù)接收電路(3)，由同步校正電路(5)及其他部分構(gòu)成，并且，至少同步校正電路(5)接受上述基準(zhǔn)時鐘發(fā)生裝置(1、17)的時鐘輸出。
7．一種通信用半導(dǎo)體集成電路，包括基準(zhǔn)時鐘發(fā)生裝置(1、17)；與上述基準(zhǔn)時鐘發(fā)生裝置(1、17)連接的分頻電路(2)；與上述分頻電路(2)連接的控制電路(18)；與上述分頻電路(2)連接并接受從輸入端子輸入的數(shù)據(jù)而進(jìn)行處理的信號處理電路；與上述信號處理電路的輸出連接并由上述控制電路(18)控制的地址比較電路(9)；將設(shè)定地址輸出到上述地址比較電路(9)的地址存儲電路(10)；及輸入輸出控制電路(11)，與上述控制電路(18)、上述信號處理電路的輸出、上述地址存儲電路(10)連接，用于將處理過的數(shù)據(jù)輸出到外部端子，同時將地址數(shù)據(jù)輸入到上述地址存儲電路(10)；其特征在于上述地址存儲電路(10)，由雙端口RAM(16)構(gòu)成。
8．根據(jù)權(quán)利要求7所述的通信用半導(dǎo)體集成電路，其特征在于上述信號處理電路，由與上述輸入端子連接的同步校正電路(5)、接受上述同步校正電路(5)的輸出并分別與上述分頻電路(2)和上述控制電路(18)連接的糾錯電路(6)、信號檢測電路(7)及同步碼檢測電路(8)構(gòu)成。
9．一種通信用半導(dǎo)體集成電路，包括輸入端子，用于輸入對通過通信信道發(fā)送的信號進(jìn)行接收和解調(diào)而得到的信號；譯碼裝置(50)，對從上述輸入端子接收的編碼信號進(jìn)行譯碼；存儲器(60)，用于存儲本機(jī)的呼叫號碼；通報(bào)裝置(51)，與上述譯碼裝置(50)和上述存儲器(60)電氣連接，并當(dāng)檢測到譯碼后信號與本機(jī)呼叫號碼一致時通知收到了對本機(jī)的呼叫；存儲裝置(52)，每當(dāng)接收到周期發(fā)送的同步信號時，存儲對其有無檢測的信息；及控制裝置(19)，輸出用于對外部的接收裝置(54)進(jìn)行間斷供電的定時信號；其特征在于上述控制裝置(19)，根據(jù)上述存儲裝置(52)的存儲信息控制按上述同步信號的時序進(jìn)行的接收動作。
10．一種通信用半導(dǎo)體集成電路的電池節(jié)省方法，其特征在于當(dāng)檢測到一個周期發(fā)送的同步信號時，在規(guī)定次數(shù)的同步信號的定時不輸出用于對接收裝置(54)供電的定時信號；在該規(guī)定次數(shù)后的下一個同步信號的定時，輸出用于對接收裝置(54)供電的定時信號，以便重新進(jìn)行同步；在檢測到該周期發(fā)送的同步信號后如重新同步失敗，則在該同步信號的下一個同步信號的定時輸出上述定時信號，以便再次進(jìn)行同步。
11．一種通信用半導(dǎo)體集成電路的電池節(jié)省方法，其特征在于當(dāng)檢測到周期性發(fā)送的同步信號時，在該同步信號的下一個同步信號的定時不輸出用于對接收裝置(54)供電的定時信號；進(jìn)一步在其再下一個同步信號的定時，輸出用于對接收裝置(54)供電的定時信號，以便重新進(jìn)行同步；在檢測到該周期發(fā)送的同步信號后如重新同步失敗，則在該同步信號的下一個同步信號的定時輸出上述定時信號，以便再次進(jìn)行同步。
全文摘要
可以采用單一的振蕩電路靈活地適應(yīng)數(shù)據(jù)速率及數(shù)據(jù)處理負(fù)荷,因而能以低成本提供耗電量低的通信用IC。在振蕩電路(1)的輸出與微控制器電路(69)之間插入倍增電路(61),或在振蕩電路(1)與數(shù)據(jù)接收電路(3)之間插入分頻電路(2)。此外,將接收地址存儲在雙端口RAM(16)內(nèi)。進(jìn)一步,通過控制同步碼的接收頻度,可以提高電池節(jié)省效率。
文檔編號H04L25/05GK1228893SQ97197400
公開日1999年9月15日 申請日期1997年7月3日 優(yōu)先權(quán)日1996年7月4日
發(fā)明者飛鋪雄爾, 藤井勇, 井戶向慎一 申請人:精工電子有限公司