本實用新型涉及通信系統(tǒng)，更具體地，涉及一種收發(fā)器系統(tǒng)。

背景技術(shù)：

在過去幾十年，爆炸性使用通信網(wǎng)絡(luò)。在互聯(lián)網(wǎng)初期，流行的應(yīng)用限于電子郵件、公告欄以及主要是基于信息和文本的網(wǎng)頁瀏覽，并且傳輸?shù)臄?shù)量通常較小。如今，互聯(lián)網(wǎng)和移動應(yīng)用需要大量帶寬來傳輸照片、視頻、音樂以及其他多媒體文件。例如，諸如臉書(Facebook)等社交網(wǎng)每天處理500TB以上的數(shù)據(jù)。由于對數(shù)據(jù)和數(shù)據(jù)傳輸?shù)倪@種高度需求，所以需要提高現(xiàn)有數(shù)據(jù)通信系統(tǒng)以解決這些需求。對于高速數(shù)據(jù)通信應(yīng)用，經(jīng)常使用脈沖幅度調(diào)制(PAM)技術(shù)。除此之外，PAM(2ⁿ，n>1)提供改善的頻譜效率，這允許在通信介質(zhì)上具有更高的數(shù)據(jù)吞吐量。

在過去，具有多種類型的通信系統(tǒng)和方法。遺憾的是，這些通信系統(tǒng)和方法對于各種應(yīng)用來說是不充分的。因此，需要改進(jìn)的系統(tǒng)和方法。

技術(shù)實現(xiàn)要素：

根據(jù)一實施例，本實用新型提供了一種收發(fā)器系統(tǒng)，其特征在于，包括：輸入端，用于接收輸入數(shù)據(jù)流，通過第一頻率表征所述輸入數(shù)據(jù)流；時鐘生成模塊，被配置為基于至少一個所述輸入數(shù)據(jù)流生成時鐘信號；調(diào)節(jié)器，耦合到電源，所述調(diào)節(jié)器被配置為衰減與所述電源相關(guān)聯(lián)的噪聲；第一電壓增益放大器，被配置為生成第一驅(qū)動信號；跟蹤和保持模塊，包括第一多個跟蹤和保持電路，所述第一多個跟蹤和保持電路由所述第一驅(qū)動信號控制，用于以第二頻率保持所述輸入數(shù)據(jù)流；移位和保持緩沖器，包括與所述第一多個跟蹤和保持電路相對應(yīng)的第一多個緩沖單元，所述第一多個緩沖單元被配置為基于所述輸入數(shù)據(jù)流存儲第一多個樣本；ADC模塊，包括被配置為轉(zhuǎn)換所述第一多個樣本的第一多個ADC電路；數(shù)字信號處理器，被配置為基于至少一個所述第一多個樣本生成輸出數(shù)據(jù)流；以及輸出端，用于發(fā)送所述輸出數(shù)據(jù)流。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，還包括用于生成定時相位的分?jǐn)?shù)延遲鎖定環(huán)。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述第二頻率為所述第一頻率的約一半。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，還包括被配置為生成第二驅(qū)動信號的第二電壓增益放大器。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述數(shù)字信號處理器包括用于校準(zhǔn)所述第一多個樣本的偏斜控制模塊。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，多個ADC電路對應(yīng)于單個移位和保持緩沖單元。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述數(shù)字信號處理器包括用于執(zhí)行信道均衡的一組并行前饋均衡器。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，還包括調(diào)制器，所述調(diào)制器用于對所述輸出數(shù)據(jù)流進(jìn)行調(diào)制以通過光通信鏈路傳輸。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述輸出數(shù)據(jù)流以PAM4格式被調(diào)制。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述調(diào)節(jié)器執(zhí)行用于衰減所述噪聲的前饋注入。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，由至少12dB的增益范圍表征所述第一電壓增益放大器。

根據(jù)實施例的收發(fā)器系統(tǒng)，所述時鐘生成模塊包括使用所述輸入數(shù)據(jù)流用于執(zhí)行時鐘恢復(fù)的鎖相環(huán)電路。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述第一電壓增益放大器包括第一均衡器電路。

根據(jù)實施例的收發(fā)器系統(tǒng)，其特征在于，所述ADC電路中的每一個包括逐次逼近寄存器。

根據(jù)另一實施例，本實用新型提供了一種收發(fā)器系統(tǒng)，其特征在于，包括：輸入端，用于接收輸入數(shù)據(jù)流，通過第一頻率表征所述輸入數(shù)據(jù)流；時鐘生成模塊，被配置為基于至少一個所述輸入數(shù)據(jù)流生成時鐘信號；第一電壓增益放大器，被配置為生成第一驅(qū)動信號；跟蹤和保持模塊，包括第一多個跟蹤和保持電路，所述第一多個跟蹤和保持電路由所述第一驅(qū)動信號控制，用于以第二頻率保持所述輸入數(shù)據(jù)流；移位和保持緩沖器，包括與所述第一多個跟蹤和保持電路相對應(yīng)的第一多個緩沖單元，所述第一多個緩沖單元被配置為基于所述輸入數(shù)據(jù)流存儲第一多個樣本；ADC模塊，包括被配置為轉(zhuǎn)換所述第一多個樣本的第一多個ADC電路；數(shù)字信號處理器，被配置為基于至少一個所述第一多個樣本生成輸出數(shù)據(jù)流，所述數(shù)字信號處理器包括用于減少誤差的判定反饋均衡器；以及輸出端，用于發(fā)送所述輸出數(shù)據(jù)流。

附圖說明

圖1是示出根據(jù)本實用新型的實施例的收發(fā)器系統(tǒng)的簡化圖。

圖2A是示出具有多個數(shù)據(jù)通道的收發(fā)器系統(tǒng)的簡化圖。

圖2B是示出根據(jù)本實用新型的實施例的集成EQ-VGA模塊的簡化圖。

圖3是示出根據(jù)本實用新型實施例的DSP模塊的簡化圖。

圖4A是示出根據(jù)本實用新型的實施例的驅(qū)動器的簡化圖。

圖4B是示出根據(jù)本實用新型的實施例的偏斜管理系統(tǒng)的簡化圖。

圖5是示出根據(jù)本實用新型的實施例的分?jǐn)?shù)PLL的簡化圖。

圖6A是示出根據(jù)本實用新型的實施例的生成不同相位的延遲鎖定環(huán)的簡化圖。

圖6B是示出根據(jù)本實用新型的實施例的調(diào)節(jié)器的簡化圖。

具體實施方式

本實用新型涉及數(shù)據(jù)通信。更具體地，本實用新型的實施例提供一種收發(fā)器，該收發(fā)器處理輸入數(shù)據(jù)流并且基于輸入數(shù)據(jù)流生成恢復(fù)時鐘信號。收發(fā)器包括電壓增益放大器，該電壓增益放大器還執(zhí)行均衡處理并且向用于保持輸入數(shù)據(jù)流的跟蹤和保持電路提供驅(qū)動信號，由移位和保持器緩沖電路存儲該輸入數(shù)據(jù)流。然后，通過多個ADC電路對緩沖數(shù)據(jù)執(zhí)行模數(shù)轉(zhuǎn)換。然后，對經(jīng)轉(zhuǎn)換的數(shù)據(jù)執(zhí)行各種DSP函數(shù)。然后，以PAM格式編碼和傳輸經(jīng)轉(zhuǎn)換的數(shù)據(jù)。此外，還存在其他實施例。

根據(jù)實施例，本實用新型提供了一種收發(fā)器系統(tǒng)，包括輸入端，用于接收輸入數(shù)據(jù)流。通過第一頻率表征第一數(shù)據(jù)流。該系統(tǒng)還包括被配置為基于至少一個數(shù)據(jù)流生成時鐘信號的時鐘生成模塊。該系統(tǒng)另外包括耦合到電源的調(diào)節(jié)器。該調(diào)節(jié)器被配置為衰減與該電源相關(guān)聯(lián)的噪聲。該系統(tǒng)進(jìn)一步包括被配置為生成第一驅(qū)動信號的第一電壓增益放大器。該系統(tǒng)還包括跟蹤和保持(T/H)模塊，該跟蹤和保持模塊包括第一多個T/H電路。該第一多個T/H電路由所述第一驅(qū)動信號控制，用于以第二頻率保持輸入數(shù)據(jù)流。該系統(tǒng)另外包括移位和保持(SH)緩沖器，該移位和保持緩沖器包括對應(yīng)于所述第一多個T/H電路的第一多個緩沖單元。該第一多個緩沖單元被配置為基于輸入數(shù)據(jù)流存儲第一多個樣本。該系統(tǒng)進(jìn)一步包括ADC模塊，該ADC模塊包括被配置為轉(zhuǎn)換第一多個樣本的第一多個ADC電路。該系統(tǒng)另外包括數(shù)字信號處理器(DSP)，該數(shù)字信號處理器被配置為基于至少一個第一多個樣本生成輸出數(shù)據(jù)流。該系統(tǒng)還包括用于發(fā)送該輸出數(shù)據(jù)流的輸出端。

根據(jù)另一個實施例，本實用新型提供了一種收發(fā)器系統(tǒng)，包括輸入端，用于接收輸入數(shù)據(jù)流，通過第一頻率表征該輸入數(shù)據(jù)流。該系統(tǒng)還包括被配置為基于至少一個數(shù)據(jù)流生成時鐘信號的時鐘生成模塊。該系統(tǒng)另外包括被配置為生成第一驅(qū)動信號的第一電壓增益放大器。該系統(tǒng)進(jìn)一步包括跟蹤和保持(T/H)模塊，該跟蹤和保持模塊包括第一多個T/H電路。該第一多個T/H電路被該第一驅(qū)動信號控制，用于以第二頻率保持該輸入數(shù)據(jù)流。該系統(tǒng)進(jìn)一步包括移位和保持(SH)緩沖器，該跟蹤和保持模塊包括與該第一多個T/H電路相對應(yīng)的第一多個緩沖單元。該第一多個緩沖單元被配置為基于輸入數(shù)據(jù)流存儲第一多個樣本。該系統(tǒng)還包括ADC模塊，該ADC模塊具有被配置為轉(zhuǎn)換第一多個樣本的第一多個ADC電路。該系統(tǒng)進(jìn)一步包括數(shù)字信號處理器(DSP)，該數(shù)字信號處理器被配置為基于至少一個第一多個樣本生成輸出數(shù)據(jù)流。該DSP包括用于減少誤差的判定反饋均衡器。該系統(tǒng)進(jìn)一步包括用于發(fā)送該輸出數(shù)據(jù)流的輸出端。

根據(jù)又一個實施例，本實用新型提供了一種收發(fā)器系統(tǒng)，其包括用于接收輸入數(shù)據(jù)流的輸入端，由第一頻率表征該輸入數(shù)據(jù)流。該系統(tǒng)還包括被配置為基于至少一個數(shù)據(jù)流生成時鐘信號的時鐘生成模塊。該系統(tǒng)進(jìn)一步包括被配置為生成第一驅(qū)動信號的第一電壓增益放大器。該系統(tǒng)還包括被配置為生成第二驅(qū)動信號的第二電壓增益放大器。該系統(tǒng)進(jìn)一步包括跟蹤和保持(T/H)模塊，該跟蹤和保持模塊包括第一多個T/H電路和第二多個T/H電路。該第一多個T/H電路由第一驅(qū)動信號控制，用于以第二頻率保持輸入數(shù)據(jù)流。該第二T/H電路由二驅(qū)動信號控制，用于以第二頻率保持輸入數(shù)據(jù)流。該系統(tǒng)進(jìn)一步包括移位和保持(SH)緩沖器，該移位和保持緩沖器包括對應(yīng)于第一多個T/H電路的第一多個緩沖單元以及對應(yīng)于第二多個T/H電路的第二多個緩沖單元。該第一多個緩沖單元被配置為基于該輸入數(shù)據(jù)流存儲第一多個樣本。該系統(tǒng)另外包括ADC模塊，該ADC模塊包括被配置為轉(zhuǎn)換第一多個樣本的第一多個ADC電路。該系統(tǒng)還包括數(shù)字信號處理器(DSP)，該數(shù)字信號處理器被配置為基于至少一個第一多個樣本生成輸出數(shù)據(jù)流。該系統(tǒng)還包括用于發(fā)送輸出數(shù)據(jù)流的輸出端。

應(yīng)理解的是，本實用新型的實施例提供可許多優(yōu)點。其中，與常規(guī)系統(tǒng)相比，根據(jù)本實用新型的實施例的收發(fā)器利用提供均衡功能的集成電壓增益放大器，從而消除了單獨(dú)的均衡模塊的需要，降低功耗并減少噪聲。此外，可以消除對參考時鐘信號的需要，以減少功耗。收發(fā)器包括提供諸如反射消除、偏斜管理、眼睛調(diào)制(eye modulation)、偏移校正、誤差校正和/或其他等功能的DSP模塊。另外，可以使用現(xiàn)有的制造技術(shù)制造收發(fā)器系統(tǒng)，例如，28nm工藝。而且，根據(jù)本實用新型的收發(fā)器系統(tǒng)可以被配置為與現(xiàn)有通信系統(tǒng)兼容。還有其他優(yōu)點。

使用NRZ的高速發(fā)送信號已經(jīng)接近50Gb/s以上的速度，其中，在各種信道和應(yīng)用中非常難以保持功率效率和性能。PAM4作為一種先進(jìn)的方法出現(xiàn)，用于增大這種受限頻帶的信道中的吞吐量。更高的調(diào)制格式也有助于通過每波長封裝更多的比特來降低光學(xué)系統(tǒng)的成本。采用PAM4的標(biāo)準(zhǔn)的強(qiáng)勁動力反映了該行業(yè)的這些顯著趨勢。同時，將收發(fā)器設(shè)計遷移到當(dāng)前技術(shù)節(jié)點中，已經(jīng)高速縮小了在傳統(tǒng)模擬和基于ADC-DSP-DAC的系統(tǒng)之間的功率間隙。這些因素使得基于ADC的接收器成為非常理想的設(shè)計選擇，這也是無線通信的趨勢。

要理解的是，本實用新型的實施例提供了可以以高速(例如，40/50/100/400Gb/s)操作的收發(fā)器系統(tǒng)。在某些實施方式中，收發(fā)器被配置為使用非歸零(non-return to zero)(“NRZ”)和/或脈沖幅度調(diào)制(“PAM”)調(diào)制技術(shù)。例如，PAM4調(diào)制用于通過光通信網(wǎng)絡(luò)進(jìn)行數(shù)據(jù)通信。圖1是示出根據(jù)本實用新型的實施例的收發(fā)器系統(tǒng)的簡化圖。該圖僅是示例，并非應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。此外，收發(fā)器100被配置為提供各種類型的網(wǎng)絡(luò)應(yīng)用。如圖1所示，收發(fā)機(jī)100被配置為以高速率(例如，10至20Gb/s)接收數(shù)據(jù)。從收發(fā)器100傳輸?shù)臄?shù)據(jù)可以具有各種格式，例如，NRZ、PAM4和/或其他格式。收發(fā)器100包括用于時鐘恢復(fù)的鎖相環(huán)(“PLL”)裝置。在某些實施例中，在沒有參考時鐘以及使用由PLL從輸入數(shù)據(jù)恢復(fù)的時鐘信號的情況下實施收發(fā)器100。在重傳之前，通過線路接收PLL路徑過濾從主機(jī)接口恢復(fù)的時鐘。在消除參考的同時，這還允許獨(dú)立控制主機(jī)上的抖動容限和通過該線路的抖動傳輸。在某些實施例中，在傳輸之前處理輸入數(shù)據(jù)。例如，數(shù)據(jù)處理可以包括數(shù)據(jù)緩沖、校準(zhǔn)來自多個通信通道的輸入數(shù)據(jù)、前向糾錯(“FEC”)等。例如，數(shù)據(jù)首先由模擬前端(AFE)接收，模擬前端準(zhǔn)備輸入，用于數(shù)字處理。收發(fā)器的數(shù)字部分(例如，DSP)在數(shù)字域中提供各種功能，例如，歪斜管理、均衡、反射消除和/或其他功能。要理解的是，通過PLL路徑過濾恢復(fù)的時鐘，可以提供很多益處，因為這允許系統(tǒng)多次獨(dú)立地過濾(例如，通過RX PLL和/或TX PLL)恢復(fù)的時鐘，并且消除參考時鐘緩沖器，從而節(jié)省功率和成本。

由數(shù)據(jù)頻率表征輸入數(shù)據(jù)，該數(shù)據(jù)頻率可以通過掃描預(yù)定頻率范圍來確定。例如，收發(fā)器被配置為通過掃過預(yù)定頻率范圍，在預(yù)定頻率范圍內(nèi)以不同頻率執(zhí)行數(shù)據(jù)采樣，并且基于最大早峰值頻率和最大晚峰值頻率確定用于采樣數(shù)據(jù)的目標(biāo)頻率來獲取采樣頻率。還有其他實施例。

在某些實施例中，收發(fā)器100被配置為檢測信號丟失。例如，輸入數(shù)據(jù)流被采樣，并且相應(yīng)地從接收器生成恢復(fù)的時鐘信號。然后，將恢復(fù)的時鐘傳輸給發(fā)送器，用于信號再生。通過窄帶傳輸PLL生成比恢復(fù)的時鐘信號更高頻率的輸出時鐘信號。將所恢復(fù)的時鐘信號的頻率與輸出時鐘信號的分頻進(jìn)行比較。如果在恢復(fù)的時鐘信號與輸出時鐘信號之間的差值大于閾值錯誤電平，則提供信號丟失的指示。還有其他實施例。

圖2A是示出具有多個數(shù)據(jù)通道的收發(fā)器系統(tǒng)的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變形、替換以及修改。收發(fā)器200包括EQ-VGA模塊201和202。例如，EQ-VGA模塊201集成均衡器(“EQ”)和電壓增益放大器(“VGA”)。要理解的是，通過使用集成的EQ-VGA模塊提高功耗和效率。此外，通過在均衡器和VGA之間減少互連和接線，減少了在系統(tǒng)接通電源時的總諧波失真(THD)。

在某些實施例中，連續(xù)時間線性均衡(CTLE)被用于處理輸入數(shù)據(jù)流并根據(jù)需要提供偏移校正。例如，用于接收輸入數(shù)據(jù)信號的CTLE模塊被設(shè)置為隔離模式，并且一個或多個感測放大器在隔離模式期間異步地執(zhí)行數(shù)據(jù)采樣。在隔離模式期間，關(guān)閉不直接連接到感測放大器的CLTE。在隔離模式期間采樣的數(shù)據(jù)用于確定稍后在SERDES系統(tǒng)的正常操作中使用的偏移值。還有其他實施例。

圖2B是示出根據(jù)本實用新型的實施例的集成EQ-VGA模塊的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。如圖2B中所示，接收輸入電壓vinp和vinn作為一對，并且輸入電壓分別被提供給輸入晶體管P₁和P₂。在執(zhí)行均衡和電壓增益之后提供輸出電壓對voutp和voutn。根據(jù)各種實施例，VGA的特征在于在0.1dB步長中的至少12dB的增益范圍和至少13GHz的帶寬。例如，高達(dá)8dB的高頻增益提升增加了在高損耗通道中的信號能量。集成的VGA和均衡器實現(xiàn)至少41.7dB的信噪比(SNR)和至少36dB總增益的THD，提高和處理具有滿量程輸出的拐角(corner)。EQ-VGA使用跨導(dǎo)(gm)-升高的源極退化，這通過由N1-N3-N7和N2-N6-N8生成的相應(yīng)回路減小晶體管P1和P2的非線性柵極-源極電壓(v_gs)變化。要理解的是，通過在N3-N5和N4-N6上經(jīng)由v_ds偏置差分調(diào)制鏡像跨導(dǎo)增益，來實現(xiàn)可編程增益。

現(xiàn)在，返回參考圖2A，EQ-VGA模塊201和202驅(qū)動跟蹤和保持(“T/H”)電路。在一個實施例中，EQ-VGA模塊執(zhí)行粗均衡(coarse equalization)以減小ADC 207的動態(tài)范圍要求。在特定的實施例中，每個EQ-VGA模塊驅(qū)動四個T/H開關(guān)。例如，EQ-VGA模塊201驅(qū)動頂部的四個T/H開關(guān)，并且EQ-VGA驅(qū)動底部的四個T/H開關(guān)。根據(jù)特定的實施方式，T/H開關(guān)可以被配置為以各種頻率操作。例如，對于28Gb/s數(shù)據(jù)通信，每個T/H開關(guān)以3.5GS/s操作。由T/H開關(guān)保持的數(shù)據(jù)存儲在樣本和保持(SH)緩沖器206處。在圖2A中，SH緩沖器206包括對應(yīng)于8個T/H開關(guān)的8個緩沖單元，其存儲T/H開關(guān)保持的數(shù)據(jù)。SH緩沖器206連接到DAC(例如，DAC 205)，該DAC使用基于前饋的負(fù)g_ds技術(shù)并且優(yōu)于簡單的源極跟隨器，以優(yōu)化在低電源電壓下的信噪比性能和線性度。在各種實施例中，重復(fù)電路控制在緩沖器中的負(fù)g_ds以通過過程、電壓和溫度確保恒定的增益。32個(每個通道4個)子ADC中的每個是以預(yù)定頻率(例如，對于28Gb/s通信鏈路的7G Hz)計時的逐次逼近寄存器(SAR)核心。要理解的是，獨(dú)立參考緩沖器最小化在通道之間的非線性和信號相關(guān)的噪聲耦合。

現(xiàn)在，返回參考圖1。如圖所示，系統(tǒng)100包括用于數(shù)據(jù)處理的DSP模塊。圖3是示出根據(jù)本實用新型實施例的DSP模塊的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。如圖所示，數(shù)字信號處理(DSP)模塊302耦合到模擬模塊301。除其他部件之外，模擬模塊301包括PLL模塊和模擬前端(AFE)模塊。在各種實施例中，PLL模塊從接收的數(shù)據(jù)恢復(fù)時鐘信號。AFE模塊提供信號調(diào)節(jié)。如圖3所示，AFE模塊耦合到DSP模塊302，該DSP模塊302執(zhí)行用于模擬前端的偏移、增益、定時偏斜估計和校正的校準(zhǔn)。例如，使用包絡(luò)檢測器來估計32個交錯信道的增益。通過調(diào)整使每個ADC部分(slice)的范圍最大化的相關(guān)聯(lián)的參考電壓來補(bǔ)償增益失配。在數(shù)字域中進(jìn)一步校正殘余增益誤差。通過計算在對應(yīng)于每個信號路徑的前饋均衡(FFE)的輸出處的限幅器誤差的平均值，來在數(shù)字上估計每個交錯信道的偏移。根據(jù)特定的實施方式，ADC的動態(tài)范圍可以配置為偏移校正的權(quán)衡，以在信號路徑中避免會降低帶寬的DAC。例如，通過使用PAM輸入信號的相關(guān)屬性，來在數(shù)字上估計定時失配。例如，將數(shù)字控制反饋給小延遲單元，這些小延遲單元以大約100fs的分辨率改變8個T/H時鐘的采樣相位。要理解的是，與模擬模塊301協(xié)同工作的DSP模塊302可以提供實質(zhì)性的性能改進(jìn)。例如，曲線圖303提供了NRZ抖動容限。更具體地，繪圖線(plot line)305示出了具有15dB背板的NRZ的性能，繪圖線306示出了具有甚短距離(VSR)掩模的性能。VSR掩模繪圖304提供整個前端的SNDR和來自定時校準(zhǔn)的影響。更具體地，繪圖線308示出了來自300fs RMS的RJ設(shè)置的SNR，繪圖線307示出了去除了300fs RJ的打開定時CAL的設(shè)置的性能，繪圖線309示出了打開定時校準(zhǔn)的性能，并且繪圖線310示出了關(guān)閉定時校準(zhǔn)的性能。

在某些實施例中，DSP模塊使用管理數(shù)據(jù)輸入/輸出(MDIO)來提供串行數(shù)據(jù)通信，其包括管理數(shù)據(jù)I/O、數(shù)據(jù)通信以及設(shè)備配置。例如，通過MDIO傳送與偏斜管理、反射消除以及由接收系統(tǒng)測量的各種信號特征相關(guān)的信息。

在各種實施例中，DSP模塊302使用一組并行FFE，用于信道均衡。并行因子選擇為子ADC通道數(shù)的多倍，以最小化功耗。在不同AFE路徑之間的帶寬失配通過FFE薄片的獨(dú)立自適應(yīng)來補(bǔ)償。DSP模塊302還包括自適應(yīng)PAM4判定反饋均衡器(DFE)。反饋抽頭被限制為一個抽頭，以減少誤差傳播的影響。在各種實施例中，DSP模塊302執(zhí)行反射消除，以減少噪聲。例如，在2015年1月14日提交的題為“PAM DATA COMMUNICATION WITH REFLECTION CANCELLATION”的美國專利申請第14/597,120號中描述了反射消除技術(shù)。

根據(jù)各種實施例，波特率時鐘恢復(fù)技術(shù)基于Mueller-Muller定時恢復(fù)方案并且涉及直接在ADC輸出處獲取輸入，從而消除與FFE-DFE自適應(yīng)的交互問題，同時提供低延時時鐘恢復(fù)路徑。在繪圖303中針對VSR掩模，示出了NRZ調(diào)制的測量的抖動容限繪圖。通過利用無參考HOST VSR鏈路，可以使時鐘恢復(fù)方案真正無參考。在ADC采樣之前，過濾恢復(fù)的時鐘。根據(jù)實施方式，通過消除對參考時鐘的需要并且僅使用從輸入數(shù)據(jù)恢復(fù)的時鐘信號，可以減少功耗和芯片面積。例如，在2015年4月8日提交的題為“DATA RATE PROGRAMMING USING SOURCE DECENERATED CTLE”的美國專利申請第14/681,989號中描述了沒有參考時鐘信號的數(shù)據(jù)速率程序。

在驅(qū)動級處，使用共模邏輯(CML)配置。圖4A是示出根據(jù)本實用新型的實施例的驅(qū)動器的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。在各種實施例中，線路發(fā)送器被配置為兩個PAM或四個NRZ鏈路。利用四個NRZ鏈路，系統(tǒng)為在光域中生成PAM-4的分段調(diào)制器提供支持。如圖4A所示，驅(qū)動器的CML實施方式在最后階段配置有并聯(lián)峰化。例如，驅(qū)動器提供高達(dá)1.4Vpp的擺幅電平，并且包含獨(dú)立控制MSB和LSB路徑的3抽頭有限脈沖響應(yīng)(FIR)濾波器。MSB與LSB的比率也可以改變，用于提供對PAM-4眼的補(bǔ)償，這在PAM發(fā)送器與光學(xué)驅(qū)動器接合的應(yīng)用中是有用的。例如，執(zhí)行眼睛調(diào)制，以補(bǔ)償在數(shù)據(jù)傳輸期間發(fā)生的失真并且均衡在不同眼睛水平之間的信噪比水平。

在某些實施方式中，在PAM通信系統(tǒng)的傳輸側(cè)執(zhí)行眼睛調(diào)制，以補(bǔ)償失真和非線性并生成輸出波形。通過使用α參數(shù)執(zhí)行對稱調(diào)制和使用β參數(shù)進(jìn)行非對稱調(diào)制來調(diào)整在眼睛水平之間的間隔。校正模塊測量輸出波形并將反饋信號發(fā)送給控制模塊，以調(diào)整α參數(shù)和β參數(shù)。還有其他實施例。

在各種實施例中，根據(jù)本實用新型的實施例的收發(fā)器系統(tǒng)提供在NRZ模式中自動歸零電氣和邏輯偏斜的偏斜控制機(jī)制。另外，系統(tǒng)可以預(yù)先補(bǔ)償在下游發(fā)生的偏斜(例如，小于1UI)。圖4B是示出根據(jù)本實用新型的實施例的偏斜管理系統(tǒng)的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。例如，模擬相位檢測器感測偏斜，并且有限狀態(tài)機(jī)(FSM)通過調(diào)節(jié)在PLL電荷泵中的偏移來校正偏斜。驅(qū)動該偏移電流的Δ-Σ調(diào)制器提供了對PLL相位(分辨率<100fs)的非常精細(xì)的控制。FSM還校準(zhǔn)回路，以便能夠引入所需的偏斜并在操作條件下維持該偏斜。在實際實施方式中，由偏移Δ-Σ引入的噪聲基本上可以忽略。在示例性實施方式中，整個系統(tǒng)由于失配而顯示小于+/-0.5ps峰值-峰值的模擬3σ誤差。

根據(jù)各種實施例，由偏斜管理模塊執(zhí)行偏斜管理功能。偏斜管理模塊基于兩個通信通道的輸出測試模式生成控制電流。控制電流整合并通過比較器與參考電壓進(jìn)行比較，比較器產(chǎn)生模擬偏移信號(analog offset signal)。一個通信通道的PLL生成經(jīng)校正的時鐘信號，使用模擬偏移信號來調(diào)整該校正的時鐘信號以去除或調(diào)整在通信通道之間的偏斜。校正的時鐘信號用于輸出數(shù)據(jù)。

如上所述，PLL用于提供時鐘信號。圖5是示出根據(jù)本實用新型實施例的分?jǐn)?shù)PLL的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。例如，分?jǐn)?shù)NPLL為TX和RX路徑提供所需的時鐘。在一個實施方式中，壓控振蕩器(VCO)是基于電感器的、具有雙調(diào)諧路徑(9.9至15.5GHz)。放大器和RC濾波器形成驅(qū)動V_{ctrl_fast}接近目標(biāo)電壓的慢路徑。要理解的是，該實施方式提供了許多優(yōu)點。分?jǐn)?shù)PLL使電荷泵余量和線性最大化，并且其在調(diào)諧范圍上穩(wěn)定快速回路K_vco，跟蹤溫度并且減小回路濾波器尺寸。在各種實施方式中，多模(MM)分頻器(multi-modulus divider)基于Vaucher的擴(kuò)展范圍拓?fù)洌沟每缭诫A段邊界的躍遷能夠順利地克服在原始拓?fù)渲械年P(guān)鍵限制。要理解的是，在示例性實施方式中，在圖5中所示的分?jǐn)?shù)DLL可以具有在1KHz-100MHz的頻帶中的TX輸出上的182fs的低集成RMS抖動的特征。

對于數(shù)據(jù)通信，通常需要定時相位。在各種實施例中，延遲鎖定環(huán)(DLL)用于生成定時相位。圖6A是示出根據(jù)本實用新型的實施例的生成不同相位的延遲鎖相環(huán)的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。如圖6A所示，DLL從PLL的7GHz時鐘中為ADC生成定時相位。靜態(tài)相位偏移(SPO)在DLL中通常是一個挑戰(zhàn)。差分正交相位檢測器實現(xiàn)低SPO的目標(biāo)，允許在ADC時鐘中具有健全的定時余裕并且容易啟動DSP引擎。

在各種實施例中，相位插值器(phase-interpolator)結(jié)合延遲鎖定環(huán)(DLL)和SR鎖存器來實現(xiàn)，其中，由SR鎖存器使用DLL的一個或多個輸出。另外，這種技術(shù)可以用于各種應(yīng)用，例如，網(wǎng)絡(luò)和/或計算機(jī)存儲系統(tǒng)、計算機(jī)服務(wù)器、手持計算設(shè)備、便攜式計算設(shè)備、計算機(jī)系統(tǒng)、網(wǎng)絡(luò)家電和/或開關(guān)、路由器以及網(wǎng)關(guān)等。

另外，本實用新型的實施例還提供電源噪聲管理。圖6B是示出根據(jù)本實用新型的實施例的調(diào)節(jié)器的簡化圖。該圖僅是示例，不應(yīng)不適當(dāng)?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域的技術(shù)人員會認(rèn)識到很多變化、替換以及修改。要理解的是，電源噪聲管理是高性能通信鏈路的重要方面。電源抑制比(PSRR)和調(diào)節(jié)器的隨機(jī)噪聲都會影響模擬前端的總SNR。在圖6B所示的調(diào)節(jié)器拓?fù)涫褂们梆佔⑷?。調(diào)諧注入頻率，以衰減外部開關(guān)調(diào)節(jié)器噪聲，這通?？梢园l(fā)生在PLL拐角頻率周圍。這種衰減允許減少板載過濾要求(on-board filtering requirement)。此外，在誤差放大器中采用源極退化，以進(jìn)一步減小1/f噪聲貢獻(xiàn)。

根據(jù)特定的實施方式，可以使用各種類型的制造工藝制造根據(jù)本實用新型的實施例的收發(fā)器系統(tǒng)。例如，可以使用28nm CMOS邏輯工藝來制造收發(fā)器系統(tǒng)。在特定的實施方式中，收發(fā)器系統(tǒng)(例如，圖1中的收發(fā)器系統(tǒng)100)消耗來自1.2V和0.9V電源的約2.4W的功率，具有旁路的FEC。還有其他實施例。