技術特征：

技術總結
本發(fā)明公開了一種基于FPGA的多板卡陣列并行解密裝置及其方法，該裝置采用CPCI的通信架構，包括一張用于對外通訊和對解密卡進行管理調度控制的主控卡、六張以上用于解密快速運算和運算結果上報的解密卡以及一張用于上述解密卡與主控卡完成板卡間高速互聯(lián)的背板；該并行解密裝置中采用ARM處理器負責各板卡內的狀態(tài)管理和FPGA固件的配置加載，并通過內部的網絡通路傳輸給上位機PC，由上位機根據(jù)相關的狀態(tài)進行控制和調度。該解密裝置充分利用FPGA的高速serdes接口提高了數(shù)據(jù)傳輸帶寬，減少了數(shù)據(jù)傳輸時間；各板卡內均帶有高速大容量的內存DDR3單元，保證數(shù)據(jù)的高速存儲和訪問。

技術研發(fā)人員：林偉松
受保護的技術使用者：廣州慧睿思通信息科技有限公司
技術研發(fā)日：2017.08.11
技術公布日：2017.11.07