本發(fā)明涉及通信和圖像處理中光同步數(shù)字傳輸領(lǐng)域，特別涉及一種基于FPGA的多業(yè)務(wù)高速光纖傳輸系統(tǒng)，包括業(yè)務(wù)適配模塊、總線傳輸模塊、總線交叉模塊和光收發(fā)模塊和網(wǎng)管控制模塊；
背景技術(shù)：
：現(xiàn)有技術(shù)中，多業(yè)務(wù)光端機主要包括pdh、sdh、mstp等設(shè)備，承載的業(yè)務(wù)包括以太網(wǎng)、E1、話音等，對高速ADC數(shù)據(jù)傳輸通常需經(jīng)過處理后再經(jīng)過光纖進行傳輸，當(dāng)傳輸速率在10Gbps以上時，設(shè)備復(fù)雜度急劇增加；隨著通信和圖像處理對信號處理帶寬越來越大的需求以及技術(shù)進步和運用的擴展，現(xiàn)在往往要求高速ADC數(shù)據(jù)直接進行傳輸，在中心站點進行統(tǒng)一處理，簡化終端的復(fù)雜度，而現(xiàn)在高速ADC的傳輸速率常常高于10Gbps，現(xiàn)有的技術(shù)和設(shè)備無法滿足光纖傳輸?shù)募夹g(shù)要求；技術(shù)實現(xiàn)要素：針對現(xiàn)有技術(shù)的不足，本發(fā)明解決的技術(shù)問題是如何解決現(xiàn)有技術(shù)和設(shè)備無法滿足高速ADC在傳輸速率高于10Gbps時進行光纖傳輸?shù)募夹g(shù)要求問題；為解決上述技術(shù)問題，本發(fā)明提供的技術(shù)方案是一種基于FPGA的多業(yè)務(wù)高速光纖傳輸系統(tǒng)，包括業(yè)務(wù)適配模塊、總線傳輸模塊、總線交叉模塊和光收發(fā)模塊和網(wǎng)管控制模塊；業(yè)務(wù)適配模塊、總線傳輸模塊、總線交叉模塊和光收發(fā)模塊依次通過雙向傳輸信號連接并分別和網(wǎng)管控制模塊通過雙向傳輸信號連接；網(wǎng)管控制模塊由CPU通過SPI對業(yè)務(wù)適配模塊的配置和狀態(tài)信息以及總線交叉模塊的交叉信息及狀態(tài)和光通道狀態(tài)進行配置和監(jiān)控，同時進行遠端設(shè)備的遠程控制。所述業(yè)務(wù)適配模塊分為高速ADC數(shù)據(jù)業(yè)務(wù)板、以太網(wǎng)數(shù)據(jù)業(yè)務(wù)板和E1數(shù)據(jù)和話音數(shù)據(jù)業(yè)務(wù)板；業(yè)務(wù)適配模塊內(nèi)設(shè)有的插槽能夠插入不同的業(yè)務(wù)模塊，業(yè)務(wù)數(shù)據(jù)在通過總線進行傳輸前進行業(yè)務(wù)適配，適配后的業(yè)務(wù)數(shù)據(jù)格式相同，分別占用一條或多條LVDS總線。所述以太網(wǎng)數(shù)據(jù)業(yè)務(wù)板包括以太網(wǎng)PHY芯片、DDR3芯片、FPGA芯片及必要的外圍器件，F(xiàn)PGA通過PHY芯片管理接口對PHY進行配置和查詢，接收PHY數(shù)據(jù)后對數(shù)據(jù)進行分析，控制幀直接處理，數(shù)據(jù)幀存入DDR3芯片中，F(xiàn)PGA根據(jù)以太網(wǎng)帶寬從DDR3芯片中讀取數(shù)據(jù)進行傳輸。所述E1數(shù)據(jù)和話音數(shù)據(jù)業(yè)務(wù)板包括E1接口、話音接口、FPGA芯片及外圍器件，其中話音接口數(shù)據(jù)和信令經(jīng)過復(fù)接后成PCM30格式的E1數(shù)據(jù)幀，后續(xù)處理同E1接口；E1接口的數(shù)據(jù)通過正碼速調(diào)整成2.5Mbps的幀數(shù)據(jù)，然后35個調(diào)整后的E1數(shù)據(jù)幀組合成100Mbps的數(shù)據(jù)幀，其中同步頭、CRC校驗占用12.5Mbps帶寬；最后通過一條LVDS總線進行傳輸。所述總線傳輸模塊默認為以下結(jié)構(gòu)：幀長為800bit，分為100個時隙，每個時隙8bit，帶寬為10Mbps，同步頭、業(yè)務(wù)標號、業(yè)務(wù)幀標號分別占用一個時隙，CRC校驗選用CRC16進行校驗，占用2個時隙。有效數(shù)據(jù)選用95個時隙，帶寬為950Mbps。所述總線交叉模塊對業(yè)務(wù)板的LVDS總線和光通道的LVDS總線進行交叉，實現(xiàn)業(yè)務(wù)的傳輸和備份。所述光收發(fā)模塊光通道速率為10Gbps，使用FPGA的GTH模塊實現(xiàn)。線路編碼選用8B10B進行編碼。所述網(wǎng)管控制模塊由CPU通過SPI對業(yè)務(wù)板的配置和狀態(tài)信息、交叉模塊的交叉信息及狀態(tài)和光通道狀態(tài)進行配置和監(jiān)控，同時進行遠端設(shè)備的遠程控制。本發(fā)明系統(tǒng)主要控制過程如下：(1)LVDS總線接收的延時控制LVDS總線延時調(diào)整單元在以下情況下進行調(diào)整：a、設(shè)備上電穩(wěn)定后。b、設(shè)備運行過程中，LVDS總線出現(xiàn)幀失步或CRC校驗錯誤數(shù)在一段時間內(nèi)超出錯誤數(shù)上限。時間和誤碼數(shù)上限由網(wǎng)管控制，根據(jù)不同系統(tǒng)要求設(shè)置不同值。LVDS總線幀結(jié)構(gòu)包含同步碼和CRC校驗，因此不需要發(fā)送訓(xùn)練碼，直接通過控制bitslip和延時單元值即可。(2)LVDS總線交叉模塊控制過程如下：業(yè)務(wù)盤使用的LVDS總線數(shù)量不同，E1和話音等低速業(yè)務(wù)使用1條LVDS總線進行傳輸；帶寬1Gbps的千兆以太網(wǎng)使用2條LVDS總線進行傳輸，其他以太網(wǎng)使用1條LVDS總線進行傳輸；而高速ADC最多需要使用13條LVDS總線進行傳輸；每路10Gbps的光通道能夠透明傳輸7條LVDS總線。在進行設(shè)計時，根據(jù)業(yè)務(wù)的多少選用多個光通道進行傳輸。采用本發(fā)明的技術(shù)方案可以通過一路或多路光通道傳輸高速數(shù)據(jù)，需要傳輸?shù)臉I(yè)務(wù)可以根據(jù)需要進行網(wǎng)管進行交叉配置，該系統(tǒng)能夠傳輸12Gbps的高速ADC數(shù)據(jù)，可以使高速ADC數(shù)據(jù)在遠端采集后通過光纖傳輸?shù)街行恼军c進行處理，簡化終端的復(fù)雜度和可靠性。附圖說明圖1為本發(fā)明系統(tǒng)框圖；圖2為LVDS總線延時調(diào)整示意圖。具體實施方式下面結(jié)合附圖對本發(fā)明作進一步的說明。圖1為本發(fā)明系統(tǒng)框圖，包括業(yè)務(wù)適配模塊、總線傳輸模塊、總線交叉模塊和光收發(fā)模塊和網(wǎng)管控制模塊。業(yè)務(wù)適配模塊、總線傳輸模塊、總線交叉模塊和光收發(fā)模塊依次通過雙向傳輸信號連接并分別和網(wǎng)管控制模塊通過雙向傳輸信號連接；網(wǎng)管控制模塊由CPU通過SPI對業(yè)務(wù)適配模塊的配置和狀態(tài)信息、總線交叉模塊的交叉信息及狀態(tài)和光通道狀態(tài)進行配置和監(jiān)控，同時進行遠端設(shè)備的遠程控制。所述業(yè)務(wù)適配模塊分為高速ADC數(shù)據(jù)業(yè)務(wù)板、以太網(wǎng)數(shù)據(jù)業(yè)務(wù)板和E1數(shù)據(jù)和話音數(shù)據(jù)業(yè)務(wù)板。業(yè)務(wù)適配模塊內(nèi)設(shè)有的插槽能夠插入不同的業(yè)務(wù)模塊，業(yè)務(wù)數(shù)據(jù)在通過總線進行傳輸前進行業(yè)務(wù)適配，適配后的業(yè)務(wù)數(shù)據(jù)格式相同，分別占用一條或多條LVDS總線。每條LVDS總線速率固定，速率為1Gbps。格式如表1如下：表1、LVDS總線幀格式同步頭業(yè)務(wù)標號業(yè)務(wù)幀標號有效數(shù)據(jù)備用數(shù)據(jù)CRC校驗各數(shù)據(jù)段定義及作用如下：同步頭用于幀定位；業(yè)務(wù)標號指示業(yè)務(wù)類型；業(yè)務(wù)幀標號指示業(yè)務(wù)數(shù)據(jù)幀的順序，當(dāng)業(yè)務(wù)數(shù)據(jù)量較大時，需要通過多路LVDS總線進行傳輸，業(yè)務(wù)幀標號可以用來指示傳輸?shù)捻樞蚣皟?nèi)容；有效數(shù)據(jù)表示業(yè)務(wù)數(shù)據(jù)；備用數(shù)據(jù)用來進行備用，可以沒有該項；CRC校驗對除同步頭以外的數(shù)據(jù)進行CRC校驗，用來檢測數(shù)據(jù)是否有誤。為了避免數(shù)據(jù)中連0或連1出現(xiàn)，發(fā)送前對數(shù)據(jù)幀除同步頭以外的數(shù)據(jù)進行擾碼。在同一設(shè)備中使用的幀結(jié)構(gòu)長度相同和擾碼系列相同，同時保證有效數(shù)據(jù)帶寬為950Mbps。所述高速ADC數(shù)據(jù)業(yè)務(wù)板包括采樣芯片、FPGA及外圍器件。高速ADC數(shù)據(jù)采樣的位數(shù)N(bit)和采樣速率A(Mbps)可以根據(jù)需求進行配置，但必須保證N*A的值為50的倍數(shù)。當(dāng)前使用的高速ADC最高采樣帶寬為12bit*1Gbps。即12Gbps。每條LVDS總線傳輸?shù)挠行俾?，需?2/0.95＝12.6根LVDS總線。使用13根LVDS總線對其進行傳輸。其中前12路LVDS傳輸950Mbps，第13路傳輸600Mbps。使用業(yè)務(wù)幀標號對其進行標識，業(yè)務(wù)幀標號為n*13+0～n*13+11表示前12路的LVDS數(shù)據(jù)，n*13+12表示第13路LVDS數(shù)據(jù)，標號從0～233循環(huán)標記。當(dāng)為第13路數(shù)據(jù)時，只取有效數(shù)據(jù)的一部分。所述以太網(wǎng)數(shù)據(jù)業(yè)務(wù)板包括以太網(wǎng)PHY芯片、DDR3芯片、FPGA芯片及必要的外圍器件，F(xiàn)PGA通過PHY芯片管理接口對PHY進行配置和查詢，接收PHY數(shù)據(jù)后對數(shù)據(jù)進行分析，控制幀直接處理，數(shù)據(jù)幀存入DDR3芯片中。FPGA根據(jù)以太網(wǎng)帶寬從DDR3芯片中讀取數(shù)據(jù)進行傳輸。以太網(wǎng)數(shù)據(jù)帶寬為可設(shè)置為千兆模式和其他模式，千兆模式時帶寬為1Gbps，通過兩條LVDS進行傳輸，當(dāng)無以太網(wǎng)數(shù)據(jù)傳輸時，線路數(shù)據(jù)使用0X00進行補充。當(dāng)設(shè)置為其他模式時，包括10M\100M\1000M以太網(wǎng)模式，但是1000M以太網(wǎng)時帶寬為950Mbps，使用一條LVDS總線進行傳輸，當(dāng)無以太網(wǎng)數(shù)據(jù)傳輸時，線路數(shù)據(jù)使用0X00進行補充。所述E1數(shù)據(jù)和話音數(shù)據(jù)業(yè)務(wù)板包括E1接口、話音接口、FPGA芯片及外圍器件，其中話音接口數(shù)據(jù)和信令經(jīng)過復(fù)接后成PCM30格式的E1數(shù)據(jù)幀，后續(xù)處理同E1接口。E1接口的數(shù)據(jù)通過正碼速調(diào)整成2.5Mbps的幀數(shù)據(jù)，然后35個調(diào)整后的E1數(shù)據(jù)幀組合成100Mbps的數(shù)據(jù)幀，其中同步頭、CRC校驗占用12.5Mbps帶寬。最后通過一條LVDS總線進行傳輸。所述總線傳輸模塊LVDS總線幀結(jié)構(gòu)如表1所示，幀結(jié)構(gòu)默認為以下結(jié)構(gòu)：幀長為800bit，分為100個時隙，每個時隙8bit，帶寬為10Mbps。同步頭、業(yè)務(wù)標號、業(yè)務(wù)幀標號分別占用一個時隙，CRC校驗選用CRC16進行校驗，占用2個時隙。有效數(shù)據(jù)選用95個時隙，帶寬為950Mbps，當(dāng)lvds總線傳輸?shù)臄?shù)據(jù)小于950Mbps時，例如需要傳輸100Mbps，那么數(shù)據(jù)占用前10個時隙，后面85個時隙為備用帶寬，不傳輸有效數(shù)據(jù)。LVDS總線通過FPGA的serdes\deserdes實現(xiàn)。發(fā)送端不進行延時調(diào)整，接收端使用idelay調(diào)整每條LVDS總線的延時，使LVDS總線無誤碼。所述總線交叉模塊對業(yè)務(wù)板的LVDS總線和光通道的LVDS總線進行交叉。實現(xiàn)業(yè)務(wù)的傳輸和備份。所述光收發(fā)模塊光通道速率為10Gbps，使用FPGA的GTH模塊實現(xiàn)。線路編碼選用8B10B進行編碼。編碼前數(shù)據(jù)為8Gbps，使用k28.5作為同步碼，加入同步碼后實際帶寬小于8Gbps，每條LVDS總線帶寬為1Gbps，最多可以傳輸7條LVDS總線。光通道幀結(jié)構(gòu)幀長為640bit，分80個時隙，每個時隙為8bit，帶寬為100Mbps。同步碼占用1個時隙；每條LVDS總線占用10個時隙，7條LVDS總線占用70個時隙；遠端管理控制占用1個時隙；其他8個時隙備用。光通道只對LVDS總線提供了7個透明通道，不對LVDS數(shù)據(jù)進行解析，便于LVDS總線交叉。所述網(wǎng)管控制模塊由CPU通過SPI對業(yè)務(wù)板的配置和狀態(tài)信息、交叉模塊的交叉信息及狀態(tài)和光通道狀態(tài)進行配置和監(jiān)控，同時進行遠端設(shè)備的遠程控制。本發(fā)明系統(tǒng)主要控制過程如下：(1)LVDS總線接收的延時控制LVDS總線延時調(diào)整單元在以下情況下進行調(diào)整：a、設(shè)備上電穩(wěn)定后。b、設(shè)備運行過程中，LVDS總線出現(xiàn)幀失步或CRC校驗錯誤數(shù)在一段時間內(nèi)超出錯誤數(shù)上限。時間和誤碼數(shù)上限由網(wǎng)管控制，根據(jù)不同系統(tǒng)要求設(shè)置不同值。LVDS總線幀結(jié)構(gòu)包含同步碼和CRC校驗，因此不需要發(fā)送訓(xùn)練碼，直接通過控制bitslip和延時單元值即可。圖2示出了LVDS總線延時調(diào)整示意，具體調(diào)整步驟：其中D為延時單元延時值，該值取值期間為0～63，當(dāng)該值為64時，超出范圍，需要bitslip移位一次后重新搜索；N為LVDS總線接收初次正常時的延時值；M為LVDS總線接收由正常狀態(tài)到不正常狀態(tài)時的延時值；D1為N和M的平均值，取整數(shù)部分。L記錄LVDS正常延時值得個數(shù)。本發(fā)明中延時單元的參考時鐘為200Mbps，每個延時單元延時的時間為0.078ns,而一個LVDS總線時鐘周期為1ns，對于13個延時單元的延時值，去除抖動和數(shù)據(jù)沿影響，LVDS正常時的延時值的個數(shù)不應(yīng)小于9個。判斷LVDS正常的標準為在1000個數(shù)據(jù)幀時間內(nèi)，能夠從LVDS總線數(shù)據(jù)中搜索到同步標志，并且連續(xù)400幀數(shù)據(jù)的CRC校驗正確。(2)LVDS總線交叉模塊控制過程如下：業(yè)務(wù)盤使用的LVDS總線數(shù)量不同，E1和話音等低速業(yè)務(wù)使用1條LVDS總線進行傳輸；帶寬1Gbps的千兆以太網(wǎng)使用2條LVDS總線進行傳輸，其他以太網(wǎng)使用1條LVDS總線進行傳輸；而高速ADC最多需要使用13條LVDS總線進行傳輸；每路10Gbps的光通道能夠透明傳輸7條LVDS總線。在進行設(shè)計時，根據(jù)業(yè)務(wù)的多少選用多個光通道進行傳輸，例如某設(shè)計需要傳輸一路12Gbps的高速ADC、一路千兆以太網(wǎng)和若干E1和話音接口時，需要13+2+1＝16根LVDS總線，那么需要使用3個光通道進行傳輸，通過交叉模塊把業(yè)務(wù)LVDS總線交叉到各個光接口上即可。如果傳輸?shù)臉I(yè)務(wù)比較重要，可以通過交叉模塊把業(yè)務(wù)LVDS總線交叉到另外3個光通道的LVDS總線上，另外三個光通道傳輸同樣的數(shù)據(jù)，在接收端，通過光同步指示和光通道CRC校驗確定從某路光通道上接收數(shù)據(jù)。當(dāng)前第1頁1 2 3