本發(fā)明涉及圖像傳感器
技術(shù)領(lǐng)域：
，具體涉及一種全畫幅圖像傳感器系統(tǒng)。
背景技術(shù)：
：全畫幅是針對傳統(tǒng)35mm膠卷的尺寸來說的。全畫幅數(shù)碼單反CMOS感光成像元件的尺寸和35mm膠卷的尺寸相同，一般接近36mm*24mm。單反相機(jī)中，全畫幅屬于高檔相機(jī)，例如尼康D5、索尼Alpha7RM2、佳能EOS6D等，均采用全畫幅圖像傳感器。一般來說，由于全畫幅的傳感器陣列尺寸大，同樣像素數(shù)量下的像素尺寸也大，因此可以獲得更好的圖像質(zhì)量和色彩表現(xiàn)力。傳統(tǒng)的滾筒曝光像元(RollingShutterPixel)，其信號讀取原理是當(dāng)TX置高時，PD的信號將被傳輸出來，當(dāng)NMOS管的柵端信號RX拉到高電平時，對FD點電荷進(jìn)行清空和復(fù)位，然后RX信號置為低電平并將另一NMOS的柵端信號置為高電平，此時PD的信號被傳輸至FD點，隨后完成信號讀出。也就是說，對于傳統(tǒng)滾筒像元組成的圖像傳感器x行y列來說，第一行第一列的曝光時間與第x行第x列的曝光時間并不同時。這個非同時性對于普通相機(jī)應(yīng)用來說沒有問題，但是對于高幀率拍攝圖像時，則會引起明顯的圖像失真與變形。技術(shù)實現(xiàn)要素：為了克服以上問題，本發(fā)明旨在提供一種全畫幅圖像傳感器系統(tǒng)，以提高圖像的準(zhǔn)確度。為了達(dá)到上述目的，本發(fā)明提供了一種全畫幅圖像傳感器系統(tǒng)，包括：像素陣列、讀出電路、通道選擇電路、接口電路、控制電路、電源輸入輸出接口以及輔助電路；其中，以所述像素陣列為中心，在所述像素陣列兩側(cè)分別對稱設(shè)置有讀出電路、通道選擇電路、接口電路；成對的讀出電路分別從像素陣列兩側(cè)與像素陣列相電連；在像素陣列的同一側(cè)的通道選擇電路與讀出電路相電連；在像素陣列的同一側(cè)的接口電路與通道選擇電路相電連；像素陣列，用于探測圖像，并將得到的圖像信號輸出給讀出電路；讀出電路，用于從像素陣列中獲取圖像信號，并將圖像信號放大后轉(zhuǎn)換為數(shù)字信號，并且輸出給通道選擇電路；通道選擇電路，用于將數(shù)字信號放大后進(jìn)行選擇性傳輸；接口電路，用于向外界輸出數(shù)字信號；控制電路與讀出電路、通道選擇電路、接口電路相電連，用于控制各個電路的傳輸和工作時序；電源輸入輸出接口分別設(shè)置于像素陣列的上方和下方，用于各個電路輸入或輸出電源信號；輔助電路分別設(shè)置于像素陣列的上方和下方，用于為整個電路提供參考基準(zhǔn)和復(fù)位電壓。優(yōu)選地，像素陣列兩側(cè)的讀出電路分為上層讀出電路和下層讀出電路、通道選擇電路分為上層通道選擇電路和下層通道選擇電路、接口電路分為上層接口電路和下層接口電路，讀出電路的一側(cè)的上部分與像素陣列的上層區(qū)域相電連，讀出電路的另一側(cè)的上部分與上層通道選擇電路的一側(cè)相電連，上層通道選擇電路的另一側(cè)與上層接口電路相電連；讀出電路的一側(cè)的下部分與像素陣列的下層區(qū)域相電連，讀出電路的另一側(cè)的下部分與下層通道選擇電路的一側(cè)相電連，下層通道選擇電路的另一側(cè)與下層接口電路相電連。優(yōu)選地，所述像素陣列包括用于獲取圖像探測信號的有效像素陣列、用于提供無光下的基準(zhǔn)信號的暗像素陣列、用于保護(hù)有效像素陣列的冗余像素陣列、用于提供參考信號的參考像素陣列、以及用于隔離各個像素陣列的屏障陣列；其中，將有效像素陣列的圖像探測信號分別減去暗像素陣列的基準(zhǔn)信號和參考像素陣列的參考信號后，得到最終的用于輸出到讀出電路的圖像信號。優(yōu)選地，所述冗余像素陣列圍繞所述有效像素陣列排布，在所述有效像素陣列的同一側(cè)向外依次設(shè)置有所述暗像素陣列和所述參考像素陣列；所述屏障陣列圍繞所述暗像素陣列、所述參考像素陣列和所述冗余像素陣列設(shè)置。較佳的，所述像素陣列的總像素大小為(3684～4512)×(5400～6600)，所述有效像素陣列的像素大小為(3600～4400)×(5400～6600)，所述暗像素陣列的像素大小為(80～96)×(3604～6616)，所述冗余像素陣列和所述屏障陣列的像素為22～36行，所述參考像素陣列的像素為4～16行。優(yōu)選地，所述讀出電路包括與像素陣列的行一一相對應(yīng)的讀出電路鏈路；每個讀出電路鏈路由程序全局電路(PGA)和數(shù)模轉(zhuǎn)換電路(ADC)組成；程序全局電路(PGA)將圖像信號進(jìn)行放大，數(shù)模轉(zhuǎn)換電路(ADC)將放大后的圖像信號轉(zhuǎn)換為數(shù)字信號。優(yōu)選地，所述通道選擇電路包括數(shù)字信號放大電路(digitalgain)和列選擇電路(columnselector)；數(shù)字放大電路用于將讀出電路輸出的數(shù)字信號進(jìn)行放大，列選擇電路用于將經(jīng)數(shù)字放大電路放大后的數(shù)字信號進(jìn)行選擇性傳輸。優(yōu)選地，所述接口電路包括低電壓差分信號接口(LVDS)、接口電路控制信號通道和接口電路時鐘信號通道；低電壓差分信號接口用于輸出數(shù)字?jǐn)?shù)據(jù)，接口電路控制通道控制低電壓差分信號接口的設(shè)置、幀頻信息，接口電路時鐘信號通道向接口電路控制通道提供時鐘信息。優(yōu)選地，所述控制電路由行解碼電路(rowdecoder)和數(shù)字信號控制電路(digital)組成；行解碼電路控制讀出電路、通道選擇電路和接口電路的行方向的傳輸，數(shù)字信號控制電路用于控制讀出電路、通道選擇電路和接口電路的時序、曝光時間、讀出方式、讀出模式。優(yōu)選地，所述輔助電路包括：基準(zhǔn)時鐘電路、基準(zhǔn)電壓電路、基準(zhǔn)脈沖電路、上電復(fù)位電路；其中，控制電路兩側(cè)分別設(shè)置一個基準(zhǔn)時鐘電路；在控制電路兩側(cè)的基準(zhǔn)時鐘電路分別連接一個基準(zhǔn)電壓電路；在像素陣列兩側(cè)的讀出電路上方分別設(shè)置一個基準(zhǔn)脈沖電路，基準(zhǔn)脈沖電路與其下方相對應(yīng)的讀出電路相電連；上電復(fù)位電路為一個；基準(zhǔn)時鐘電路用于為整個系統(tǒng)提供時鐘信號，基準(zhǔn)電壓電路用于為整個系統(tǒng)提供基準(zhǔn)電壓，基準(zhǔn)脈沖電路用于為整個系統(tǒng)提供基準(zhǔn)脈沖信號，上電復(fù)位電路用于整個系統(tǒng)在上電后或電源存在跳變時，對數(shù)字信號控制電路進(jìn)行復(fù)位。優(yōu)選地，所述基準(zhǔn)時鐘電路由鎖相環(huán)模塊組成，所述基準(zhǔn)電壓電路由帶隙式基準(zhǔn)電壓模塊組成，所述基準(zhǔn)脈沖電路由斜坡發(fā)生電路和邏輯驅(qū)動電路組成；斜坡發(fā)生電路用于產(chǎn)生基準(zhǔn)脈沖波形，邏輯驅(qū)動電路為基準(zhǔn)脈沖電路提供驅(qū)動力。優(yōu)選地，所述電源輸入輸出接口包括：電源正極接口、電源接地接口、電源開關(guān)、整個系統(tǒng)的控制電源接口、測試接口、以及各個電路的電源正極接口和接地接口?，F(xiàn)有技術(shù)中，由于讀出電路、通道選擇電路和接口電路的版圖面積較大、較寬，如果放在單側(cè)，會導(dǎo)致像素陣列(PixelArray)的中心與全芯片的中心有較大的偏差；本發(fā)明中，將在像素陣列兩側(cè)均設(shè)置有讀出電路、通道選擇電路和接口電路，采用左右兩側(cè)分別處理偶數(shù)列、奇數(shù)列像素信號的方法，可以保證像素陣列兩側(cè)輸出信號基本對稱，這樣，像素陣列的中心與全芯片的中心可以幾乎重合，為封裝和后續(xù)芯片應(yīng)用帶來方便。其次，現(xiàn)有技術(shù)中，單側(cè)處理信號的方法對于尺寸較大的像素而言比較適合，但是如果像素尺寸較小(如2.0um)時，要求對應(yīng)的PGA、ADC等電路的高度不超過像素尺寸(如2.0um)，但是由于工藝器件的限制，部分電容的固定高度可能就已經(jīng)超過像素尺寸(如電容高度為2.5um)，因此，本發(fā)明通過采用左右兩側(cè)分別處理偶數(shù)列、奇數(shù)列信號的方法，使得像素陣列的單側(cè)PGA、ADC等電路的高度要求從1倍像素尺寸放寬為2倍的像素尺寸，克服了PGA、ADC等電路的高度不能超過像素陣列高度的限制下無法增加PGA、ADC等電路的容量的問題，使得采用較小尺寸像素應(yīng)用于該類圖像傳感器成為可能。附圖說明圖1為本發(fā)明的一個較佳實施例的全畫幅圖像傳感器系統(tǒng)的結(jié)構(gòu)示意圖圖2為本發(fā)明的一個較佳實施例的像素陣列的結(jié)構(gòu)示意圖圖3為本發(fā)明的一個較佳實施例的全畫幅圖像傳感器系統(tǒng)的工作時序圖具體實施方式為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進(jìn)一步說明。當(dāng)然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。以下結(jié)合附圖1～3和具體實施例對本發(fā)明作進(jìn)一步詳細(xì)說明。需說明的是，附圖均采用非常簡化的形式、使用非精準(zhǔn)的比例，且僅用以方便、清晰地達(dá)到輔助說明本實施例的目的。請參閱圖1，本實施例的一種全畫幅圖像傳感器系統(tǒng)，包括：像素陣列、讀出電路、通道選擇電路、接口電路、控制電路、電源輸入輸出接口以及輔助電路。具體的，本實施例的全畫幅圖像傳感器系統(tǒng)中的各個電路的排布如下：以像素陣列為中心，在像素陣列兩側(cè)分別對稱設(shè)置有讀出電路、通道選擇電路、接口電路；成對的讀出電路分別從像素陣列兩側(cè)與像素陣列相電連；在像素陣列的同一側(cè)的通道選擇電路與讀出電路相電連；在像素陣列的同一側(cè)的接口電路與通道選擇電路相電連；電源輸入輸出接口分別設(shè)置于像素陣列的上方和下方，輔助電路分別設(shè)置于像素陣列的上方和下方。其中，像素陣列兩側(cè)的讀出電路分為上層讀出電路和下層讀出電路、通道選擇電路分為上層通道選擇電路和下層通道選擇電路、接口電路分為上層接口電路和下層接口電路，這樣，讀出電路一共具有四個區(qū)域，通道選擇電路一共具有四個區(qū)域，接口電路一共具有四個區(qū)域，具體的，上層讀出電路的一側(cè)與像素陣列的上部分相電連，上層讀出電路的另一側(cè)與上層通道選擇電路的一側(cè)相電連，上層通道選擇電路的另一側(cè)與上層接口電路相電連；下層讀出電路的一側(cè)與像素陣列的下部分相電連，下層讀出電路的另一側(cè)與下層通道選擇電路的一側(cè)相電連，下層通道選擇電路的另一側(cè)與下層接口電路相電連。這里，像素陣列用于探測圖像，并將得到的圖像信號輸出給讀出電路。請參閱圖2，像素陣列包括用于獲取圖像探測信號的有效像素陣列(activepixel)、用于提供無光下的基準(zhǔn)信號的暗像素陣列(darkpixel)、用于保護(hù)有效像素陣列的冗余像素陣列(dummypixel)、用于提供參考信號的參考像素陣列(referrencepixel)、以及用于隔離各個像素陣列的屏障陣列(barrierpixel)；暗像素陣列(darkpixel)中還具有有效暗像素陣列(effectivedarkpixel)；其中，將有效像素陣列(activepixel)的圖像探測信號分別減去暗像素陣列(darkpixel)的基準(zhǔn)信號和參考像素陣列(referrencepixel)的參考信號后，得到最終的用于輸出到讀出電路的圖像信號。冗余像素陣列(dummypixel)圍繞有效像素陣列(activepixel)排布，在有效像素陣列(activepixel)的同一側(cè)向外依次設(shè)置有暗像素陣列(darkpixel)和參考像素陣列(referrencepixel)；屏障陣列(barrierpixel)圍繞暗像素陣列(darkpixel)、參考像素陣列(referrencepixel)和冗余像素陣列(dummypixel)設(shè)置。這里，在像素陣列(pixelarray)中，dummypixel和barrierpixel不會被處理。本實施例中，所采用的像素陣列的總像素大小為(3684～4512)×(5400～6600)，其中，最小讀出行像素為3684(4+80+3600)，表示讀出行像素由4行參考像素、80行暗像素和3600行有效像素構(gòu)成；最大讀出行像素為4512(16+96+4400)，表示讀出行像素由16行參考像素、96行暗像素和4400行有效像素構(gòu)成，較佳的為4096(8+88+4000)，表示該讀出行像素由8行參考像素、88行暗像素和4000行有效像素構(gòu)成；最小讀出列像素為5400，最大讀出列像素為6600，較佳的為6000。有效像素陣列的像素大小為(3600～4400)×(5400～6600)，較佳的為4000×6000；暗像素陣列的像素大小為(80～96)×(3604～6616)，較佳的為88×6008；冗余像素陣列和屏障陣列的像素為22～36行，較佳的為28行；參考像素陣列的像素為4～16行，較佳的為8行。請參閱表一，為本實施例的像素陣列中的各個像素陣列的尺寸舉例說明。表一中，總像素陣列的像素大小為4124×6024的情況下，示出各個像素陣列的大小。表一PixelsSizeActivePixels4000*6000DarkPixels88*6008DummyPixelsandbarrierpixels28rowsReferencePixels8rowsTotalreadoutrowpixels4096(8+88+4000)Totalreadoutcolumnpixels6000請再次參閱圖2，在像素陣列中中，在行方向，處于refferencepixel左右兩邊的共八行barrierpixel不會被處理，處于darkpixel和activepixel之間的八行barrierpixel和dummypixel不會被處理。以及最右邊的四行dummypixel和8行barrierpixel不會被處理。在列方向，最上面的四行dummypixel和八行barrierpixel不會被處理。最下面的四行dummypixel和八行barrierpixel不會被處理。這里的ReferencePixel位于總像素陣列(PixelArray)的左側(cè)，一共八十八行，用于測試所有的數(shù)模轉(zhuǎn)換電路(ADC)。表一中所示的總像素陣列能夠?qū)崿F(xiàn)的最大圖像的像素大小為：4096*6000。還可以根據(jù)要求進(jìn)行行方向選擇，即開窗操作。請再次參閱圖1，讀出電路從像素陣列中獲取圖像信號，并將圖像信號放大后轉(zhuǎn)換為數(shù)字信號，并且輸出給通道選擇電路；讀出電路包括與像素陣列的行一一相對應(yīng)的讀出電路鏈路；每個讀出電路鏈路由程序全局電路(PGA)和數(shù)模轉(zhuǎn)換電路(ADC)組成；程序全局電路(PGA)將圖像信號進(jìn)行放大，數(shù)模轉(zhuǎn)換電路(ADC)將放大后的圖像信號轉(zhuǎn)換為數(shù)字信號。舉例來說，圖像傳感器的有效像素陣列(activepixel)一共有4000行、6000列。每個奇數(shù)列對應(yīng)一個讀出電路鏈路，該讀出電路鏈路設(shè)置在像素陣列的右側(cè)，讀取像素陣列第1、3、5、……、5999等列的信號；每個偶數(shù)列對應(yīng)一個讀出電路鏈路，該讀出鏈路設(shè)置在像素陣列的左側(cè)，讀取像素陣列第2、4、5、……、6000等列的信號。每個讀出電路鏈路由PGA+ADC組成，其中PGA的作用是將圖像信號也就是像素陣列輸出的光電模擬信號進(jìn)行放大，放大增益為16倍，ADC的作用是將放大后的光電模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，成為12bit或者10bit的數(shù)字信號。這樣，由于讀出電路鏈路分為左右兩部分，則左側(cè)一共有3000個PGA和3000個ADC，右側(cè)一共有3000個PGA和3000個ADC。左右兩部分加起來，傳感器一共有6000個PGA和6000個ADC。通道選擇電路，用于將數(shù)字信號放大后進(jìn)行選擇性傳輸；通道選擇電路包括數(shù)字信號放大電路(digitalgain)和列選擇電路(columnselector)；數(shù)字放大電路用于將讀出電路輸出的數(shù)字信號進(jìn)行放大，列選擇電路用于將經(jīng)數(shù)字放大電路放大后的數(shù)字信號進(jìn)行選擇性傳輸。舉例來說，當(dāng)圖像信號被模擬放大且進(jìn)行模數(shù)轉(zhuǎn)換后，每列的數(shù)字信號都隨時待命，準(zhǔn)備傳輸出來，此時左右兩邊的讀出電路分別有3000個數(shù)字信號等待被傳輸。在傳輸前，每個數(shù)字信號都被DigitalGain進(jìn)行放大，放大的倍數(shù)可以為八倍。放大后，左右兩側(cè)的digitalgain分別有3000個已經(jīng)被放大的數(shù)字信號等待被傳輸。此時，ColumnSelector(CSEL)將逐個挑選這些數(shù)字信號進(jìn)行傳輸。其中，每側(cè)的ColumnSelector均分為上下兩部分。以左側(cè)為例，左側(cè)上半部分的ColumnSelector模塊又分為4個子模塊CSEL_R_UP1(未示出)、CSEL_R_UP2(未示出)、CSEL_R_UP3(未示出)、CSEL_R_UP4(未示出)，這四個模塊相同。CSEL_R_UP1在第1個時間段內(nèi)將第1列的數(shù)據(jù)傳輸給接口電路，這里為高速接口(低壓差分信號接口，LVDSdataout)，在第2個時間段內(nèi)將第3列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，……，在第375個時間段內(nèi)將第749列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)；CSEL_R_UP2在第1個時間段內(nèi)將第751列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，在第2個時間段內(nèi)將第753列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，……，在第375個時間段內(nèi)將第1499列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)；CSEL_R_UP3在第1個時間段內(nèi)將第1451列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，在第2個時間段內(nèi)將第1453列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，……，在第375個時間段內(nèi)將第2249列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)；CSEL_R_UP4在第1個時間段內(nèi)將第2251列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，在第2個時間段內(nèi)將第2253列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)，……，在第375個時間段內(nèi)將第2999列的數(shù)據(jù)傳輸給高速接口(LVDSdataout)。以右側(cè)為例，右側(cè)下半部分的ColumnSelector模塊又分為4個子模塊CSEL_R_DOWN1(未示出)、CSEL_R_DOWN2(未示出)、CSEL_R_DOWN3(未示出)、CSEL_R_DOWN4(未示出)，這四個模塊相同。CSEL_R_DOWN1在第1個時間段內(nèi)將第3000+1列的數(shù)據(jù)傳輸給高速接口，在第2個時間段內(nèi)將第3000+3列的數(shù)據(jù)傳輸給高速接口，……，在第375個時間段內(nèi)將第3000+769列的數(shù)據(jù)傳輸給高速接口；CSEL_R_DOWN2在第1個時間段內(nèi)將第3000+751列的數(shù)據(jù)傳輸給高速接口，在第2個時間段內(nèi)將第3000+753列的數(shù)據(jù)傳輸給高速接口，……，在第375個時間段內(nèi)將第3000+1499列的數(shù)據(jù)傳輸給高速接口；CSEL_R_DOWN3在第1個時間段內(nèi)將第3000+1451列的數(shù)據(jù)傳輸給高速接口，在第2個時間段內(nèi)將第3000+1453列的數(shù)據(jù)傳輸給高速接口，……，在第375個時間段內(nèi)將第3000+2249列的數(shù)據(jù)傳輸給高速接口；CSEL_R_DOWN4在第1個時間段內(nèi)將第3000+2251列的數(shù)據(jù)傳輸給高速接口，在第2個時間段內(nèi)將第3000+2253列的數(shù)據(jù)傳輸給高速接口，……，在第375個時間段內(nèi)將第5999列的數(shù)據(jù)傳輸給高速接口。這里的接口電路用于向外界輸出數(shù)字信號；請繼續(xù)參閱圖1，接口電路包括低壓差分信號接口(LVDSdataout)、接口電路控制信號通道(LVDS_CTRL)和接口電路時鐘信號通道(LVDS_CLK)；低壓差分信號接口用于輸出數(shù)字?jǐn)?shù)據(jù)，接口電路控制通道控制低壓差分信號接口的設(shè)置、幀頻信息，接口電路時鐘信號通道向接口電路控制通道提供時鐘信息。舉例來說，如圖1所示，低壓差分信號接口(LVDSdataout)由左右兩部分組成，每部分又由上下兩部分組成，左側(cè)上部分為4通道LVDS數(shù)據(jù)接口，下部分為4通道LVDS數(shù)據(jù)接口，右側(cè)上部分為4通道LVDS數(shù)據(jù)接口，下部分為4通道LVDS數(shù)據(jù)接口。右側(cè)上部分的4個通道為LVDS_R_UP1、LVDS_R_UP2、LVDS_R_UP3、LVDS_R_UP4。其中，LVDS_R_UP1對應(yīng)CSEL_R_UP1推出的數(shù)據(jù)，LVDS_R_UP2對應(yīng)CSEL_R_UP2推出的數(shù)據(jù)，……，LVDS_R_UP4對應(yīng)CSEL_R_UP4推出的數(shù)據(jù)。右側(cè)下部分的4個通道為LVDS_R_DOWN1、LVDS_R_DOWN2、LVDS_R_DOWN3、LVDS_R_DOWN4。其中，LVDS_R_DOWN1對應(yīng)CSEL_R_DOWN1推出的數(shù)據(jù)，LVDS_R_DOWN2對應(yīng)CSEL_R_DOWN2推出的數(shù)據(jù)，LVDS_R_DOWN3對應(yīng)CSEL_R_DOWN3推出的數(shù)據(jù)，LVDS_R_DOWN4對應(yīng)CSEL_R_DOWN4推出的數(shù)據(jù)。LVDS_CTRL模塊是控制信號通路，包含差分信號接口電路的設(shè)置、幀頭、幀尾等信息；左側(cè)模塊為LVDS_CTRL_L，包含偶數(shù)列的設(shè)置、幀頭、幀尾等信息，右側(cè)模塊為LVDS_CTRL_R，包含奇數(shù)設(shè)置、幀頭、幀尾等信息。LVDS_CLK模塊是時鐘信號通道，包括整個系統(tǒng)的時鐘信息。左側(cè)模塊為LVDS_CLK_L，包含左側(cè)的時鐘信息，右側(cè)模塊為LVDS_CLK_R，包含右側(cè)的時鐘信息?？刂齐娐放c讀出電路、通道選擇電路、接口電路相電連，用于控制各個電路的傳輸和工作時序；控制電路由行解碼電路(rowdecoder)和數(shù)字信號控制電路(digital)組成；行解碼電路控制讀出電路、通道選擇電路和接口電路的行方向的傳輸，數(shù)字信號控制電路用于控制讀出電路、通道選擇電路和接口電路的時序、曝光時間、讀出方式、讀出模式。舉例來說，ROWDecoder主要控制讀出電路、通道選擇電路和接口電路的行方向傳輸，即在第1個時間段內(nèi)，將第1行的奇數(shù)列像素的圖像信號傳遞給右側(cè)的PGA、第1行的偶數(shù)列像素的圖像信號傳遞給左側(cè)的PGA，此時，第1行第1、3、5、……、5999列的像素的圖像信號、第1行第2、4、6、……、6000列的像素的圖像信號分別同時傳遞給右側(cè)和左側(cè)的各3000個PGA；在第2個時間段內(nèi)，將第2行的奇數(shù)列像素的圖像信號傳遞給右側(cè)的PGA、第2行的偶數(shù)列像素的圖像信號傳遞給左側(cè)的PGA，此時，第2行第1、3、5、……、5999列的像素的圖像信號、第2行第2、4、6、……、6000列的像素的圖像信號分別同時傳遞給右側(cè)和左側(cè)的各3000個PGA；以此類推。數(shù)字信號控制電路主要負(fù)載整個系統(tǒng)的時序控制和功能控制。時序控制包括：像素時序控制，上電順序，PGA時序控制，ADC時序控制，DigitalGain時序控制，CSEL時序控制，LVDS時序控制。功能控制包括曝光時間，隔行讀出，跳行讀出，高動態(tài)范圍模式等。如圖1所示，輔助電路分別設(shè)置于像素陣列的上方和下方，用于為整個電路提供參考基準(zhǔn)和復(fù)位電壓。輔助電路包括：基準(zhǔn)時鐘電路、基準(zhǔn)電壓電路、基準(zhǔn)脈沖電路、上電復(fù)位電路。其中，控制電路兩側(cè)分別設(shè)置一個基準(zhǔn)時鐘電路；在控制電路兩側(cè)的基準(zhǔn)時鐘電路分別連接一個基準(zhǔn)電壓電路；在像素陣列兩側(cè)的讀出電路上方分別設(shè)置一個基準(zhǔn)脈沖電路，基準(zhǔn)脈沖電路與其下方相對應(yīng)的讀出電路相電連。具體的，基準(zhǔn)時鐘電路用于為整個系統(tǒng)提供時鐘信號，基準(zhǔn)電壓電路用于為整個系統(tǒng)提供基準(zhǔn)電壓，基準(zhǔn)脈沖電路用于為真?zhèn)€系統(tǒng)提供基準(zhǔn)脈沖信號，上電復(fù)位電路用于整個系統(tǒng)在上電后例如1.2V或電源存在跳變例如1.2V的電源跳變時，對數(shù)字信號控制電路進(jìn)行復(fù)位，整個系統(tǒng)的上電復(fù)位電路為一個。這里，基準(zhǔn)時鐘電路由鎖相環(huán)模塊(PLL)組成，基準(zhǔn)電壓電路由帶隙式基準(zhǔn)電壓模塊(bandgap，BG)組成，基準(zhǔn)脈沖電路由斜坡發(fā)生電路(RAMP)和邏輯驅(qū)動電路(anologdriver)組成；斜坡發(fā)生電路用于產(chǎn)生基準(zhǔn)脈沖波形，供比較實用；邏輯驅(qū)動電路為基準(zhǔn)脈沖電路提供足夠的驅(qū)動力，例如可以驅(qū)動6000個ADC。電源輸入輸出接口(IO)分別設(shè)置于像素陣列的上方和下方，用于各個電路輸入或輸出電源信號；如圖1所示，電源輸入輸出接口包括：電源正極接口(VDDC)、電源接地接口(VSSC)、電源開關(guān)(power_IO)、整個系統(tǒng)的控制電源接口(chip_ctrl_IO)、測試接口(testIO)、串行外接接口(SPI)以及各個電路的電源正極接口和接地接口，包括：數(shù)模轉(zhuǎn)換電路的電源正極接口ADC_AVDD，數(shù)模轉(zhuǎn)換電路的電源接地接口ADC_AVSS，低壓差分信號電源接口(LV)，一幀結(jié)束的指示信號端(FV)，1.2V高電平正極接口VDDH，1.2V高電平接地接口VSSH，程序全局電路的電源接地接口PGA_AVSS，程序全局電路的電源正極接口PGA_AVDD，像素陣列的電源正極接口PIXEL_VDD，像素陣列的電源接地接口PIXEL_VSS，行解碼電路的電源接地接口RDC_VSS，行解碼電路的電源正極接口RDC_VDD。請參閱圖3，本實施例的全畫幅圖像傳感器系統(tǒng)的各個電路工作時序如下：在t1時間內(nèi)，PGA處理第一行數(shù)據(jù)，然后傳輸給ADC，在t2時間內(nèi)，ADC處理第一行數(shù)據(jù)然后傳輸給CSEL，同時PGA處理第二行數(shù)據(jù)然后傳輸給ADC，在t3時間內(nèi)，CSEL傳輸?shù)谝恍袛?shù)據(jù)至LVDS，同時，ADC處理第二行數(shù)據(jù)然后傳輸給CSEL，在t4時間內(nèi)，LVDS傳輸?shù)谝恍袛?shù)據(jù)到外界，同時，CSEL傳輸?shù)诙袛?shù)據(jù)至LVDS，在t5時間內(nèi)，LVDS傳輸?shù)诙袛?shù)據(jù)到外界，依此類推，完成整個像素陣列中所有數(shù)據(jù)的傳輸。雖然本發(fā)明已以較佳實施例揭示如上，然實施例僅為了便于說明而舉例而已，并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作若干的更動與潤飾，本發(fā)明所主張的保護(hù)范圍應(yīng)以權(quán)利要求書為準(zhǔn)。當(dāng)前第1頁1 2 3