本發(fā)明涉及安控通信領域，特別涉及一種PCM/DPSK/FM調制解調FPGA實現(xiàn)方法。

背景技術：

隨著國際社會軍事、政治、經濟形勢的發(fā)展，對安控系統(tǒng)的要求越來越高。從我國目前的安控信號看，速率通常比較低，一般在幾百比特/秒到幾十千比特/秒，占用的信號帶寬比較窄，而由于航天器運動造成的多普勒頻偏最大能達到幾百千赫茲，早已超出了信號帶寬范圍。如果直接采用PSK調制，接收機無法對信號進行跟蹤解調。即使有部分采用FM/DPSK二次調制，也大都是半模擬半數字的實現(xiàn)方法，數據處理較為困難，開發(fā)難度大。隨著安控通信領域的發(fā)展，這種調制體制已無法滿足人們的需求。

技術實現(xiàn)要素：

本發(fā)明提出了一種PCM/DPSK/FM調制解調模塊及方法。

實現(xiàn)本發(fā)明目的的技術解決方案為：一種PCM/DPSK/FM調制解調模塊，包括調制模塊和解調模塊兩部分，所述調制模塊包括依次連接的脈沖編碼調制模塊、差分編碼模塊、BPSK副載波調制模塊和二次FM調制模塊，其中脈沖編碼調制模塊用于將接收到的安控信息進行脈沖編碼，并將編碼后的信號通過差分編碼模塊傳送給BPSK副載波調制模塊，差分編碼模塊用于對脈沖編碼后的信號進行差分編碼，BPSK副載波調制模塊用于對差分編碼后的信號進行BPSK的副載波調制，并將輸出的調制信號送給二次FM調制模塊，二次FM調制模塊用于對BPSK副載波調制信號進行FM的二次調制；

解調模塊包括下變頻模塊、CIC抽取模塊、FM解調模塊、DPSK解調模塊，位定時模塊；

其中下變頻模塊用于把接收信號頻率變換到零頻，并將下變頻后的信號通過CIC抽取模塊送給FM解調模塊，CIC抽取模塊對下變頻后的信號進行200點的抽??；FM解調模塊用于對抽取后的信號進行FM的解調得到DPSK副載波調制信號，并將輸出信號送給DPSK解調模塊；DPSK解調模塊用于對輸入信號進行差分解調，并將輸出信號送給位定時模塊；位定時模塊用于對差分解調后的信號做位定時處理，得到最佳的判決點，從而解調出安控信息。

一種基于上述PCM/DPSK/FM調制解調模塊的PCM/DPSK/FM調制解調方法，所述調制方法包括以下步驟：

步驟1、對安控信息進行脈沖編碼調制；

步驟2、對脈沖編碼調制后的信號進行DPSK副載波調制，具體為：先對脈沖編碼調制信號進行差分編碼，再對差分編碼后的信號進行BPSK信號調制，調制載波為一個低頻的副載波信號；

步驟3、對DPSK副載波調制后信號進行二次FM調制，先對DPSK副載波調制信號進行I,Q兩支路的信號相加，再把相加的信號乘一個比例因子k，最后用乘比例因子的信號去控制一個DDS模塊的頻率控制字得到二次FM調制信號，將得到最終調制信號并輸出；

所述解調方法，包括以下步驟：

步驟A、對接收到的中頻信號進行帶通采樣；

步驟B、對采樣后的數據進行數字下變頻處理，將信號頻率變到零頻附近，再對下邊頻后的信號進行200點CIC抽取濾波，得到I,Q兩路信號；

步驟C、對CIC抽取后的信號進行FM解調，F(xiàn)M解調采用小角度近似法進行差分鑒頻，從而得到信號的頻率信息，輸出DPSK調制信號；

步驟D、對得到的DPSK調制信號進行DPSK解調，DPSK解調采用差分解調，先對FM解調信號進行延時一個符號長度的處理，再把未延時信號和延時信號相乘進行前后符號的相位對比，從而解調DPSK副載波調制信號；

步驟E、對DPSK解調信號進行位定時處理，先對DPSK解調信號進行分八路的累加，累加起始點處于一個符號內的不同位置，累加長度為一個符號的長度；并將累加結束后的值進行保存，再對八路保存的累加值和信息幀的幀頭EB90進行匹配處理，找到匹配值最大的一路；最后將這路信號輸出，得到安控信息。

本發(fā)明與現(xiàn)有技術相比，其顯著優(yōu)點為：1)本發(fā)明摒棄了傳統(tǒng)的雙重調制解調的半模擬半數字調制解調的實現(xiàn)方法，采用全數字的實現(xiàn)方法，更符合當下軟件無線電的實現(xiàn)模式。具有開發(fā)周期短，可改性和可編程性強的優(yōu)點。2)本發(fā)明的FM解調模塊中避免了采用通過反正切運算來求相位的傳統(tǒng)方法，而是采用小角度近似解調法，通過差分鑒頻提取頻率信息。3)DPSK解調模塊沒有采用傳統(tǒng)的先通過PSK解調，后進行碼反變換的方法。而是直接進行差分解調，差分解調的方法是通過比較前后符號的相位，從而知道它的相位變化。相位比較是通過FM解調信號和對其延遲一個符號的信號進行相乘實現(xiàn)的。4)定時模塊為了提高系統(tǒng)可靠性，分出了八路信號。每路信號從一個符號的不同起始位置開始累加，累加一個符號長度后保存累加后的值，再對保存的值用安控信息幀幀頭EB90做匹配處理，找出匹配值最大的一路信號作為最終的判決信號，這樣可以大大降低誤碼率，提高系統(tǒng)性能。

附圖說明

圖1為PCM/DPSK/FM調制原理框圖。

圖2為PCM/DPSK/FM解調原理框圖。

圖3為差分鑒頻原理框圖。

圖4為FPGA實現(xiàn)的FM解調波形圖。

圖5為DPSK解調原理框圖。

圖6為位定時實現(xiàn)原理框圖。

圖7為FPGA實現(xiàn)的DPSK解調波形圖。

具體實施方式

結合附圖，本發(fā)明的一種PCM/DPSK/FM調制解調模塊，包括調制模塊和解調模塊兩部分，所述調制模塊包括依次連接的脈沖編碼調制模塊、差分編碼模塊、BPSK副載波調制模塊和二次FM調制模塊，其中脈沖編碼調制模塊用于將接收到的安控信息進行脈沖編碼，并將編碼后的信號通過差分編碼模塊傳送給BPSK副載波調制模塊，差分編碼模塊用于對脈沖編碼后的信號進行差分編碼，BPSK副載波調制模塊用于對差分編碼后的信號進行BPSK的副載波調制，并將輸出的調制信號送給二次FM調制模塊，二次FM調制模塊用于對BPSK副載波調制信號進行FM的二次調制；

解調模塊包括下變頻模塊、CIC抽取模塊、FM解調模塊、DPSK解調模塊，位定時模塊；

其中下變頻模塊用于把接收信號頻率變換到零頻，并將下變頻后的信號通過CIC抽取模塊送給FM解調模塊，CIC抽取模塊對下變頻后的信號進行200點的抽取；FM解調模塊用于對抽取后的信號進行FM的解調得到DPSK副載波調制信號，并將輸出信號送給DPSK解調模塊；DPSK解調模塊用于對輸入信號進行差分解調，并將輸出信號送給位定時模塊；位定時模塊用于對差分解調后的信號做位定時處理，得到最佳的判決點，從而解調出安控信息。

一種基于上述PCM/DPSK/FM調制解調模塊的PCM/DPSK/FM調制解調方法，所述調制方法包括以下步驟：

步驟1、對安控信息進行脈沖編碼調制；

步驟2、對脈沖編碼調制后的信號進行DPSK副載波調制，具體為：先對脈沖編碼調制信號進行差分編碼，再對差分編碼后的信號進行BPSK信號調制，調制載波為一個低頻的副載波信號；

DPSK副載波調制所用公式為：

i(t)＝a(t)cos(2πf₁t+θ)

q(t)＝a(t)sin(2πf₁t+θ)

式中，i(t)為DPSK調制I路信號，q(t)為DPSK調制Q路信號，a(t)為進行了差分編碼的安控信息，f₁為副載波頻率，θ為副載波初始相位。

步驟3、對DPSK副載波調制后信號進行二次FM調制，先對DPSK副載波調制信號進行I,Q兩支路的信號相加，再把相加的信號乘一個比例因子k，最后用乘比例因子的信號去控制一個DDS模塊的頻率控制字得到二次FM調制信號，將得到最終調制信號并輸出；

二次FM調制所用公式為：

s(t)＝i(t)+q(t)

F_fm＝ks(t)

式中，s(t)為副載波調制后I,Q路信號的和，k為比例因子，F(xiàn)_fm為DDS的頻率控制字。

所述解調方法，包括以下步驟：

步驟A、對接收到的中頻信號進行帶通采樣；

步驟B、對采樣后的數據進行數字下變頻處理，將信號頻率變到零頻附近，再對下邊頻后的信號進行200點CIC抽取濾波，得到I,Q兩路信號；

步驟C、對CIC抽取后的信號進行FM解調，F(xiàn)M解調采用小角度近似法進行差分鑒頻，從而得到信號的頻率信息，輸出DPSK調制信號；FM解調所用公式為：

X(n)＝Δθ(n)＝sinΔθ(n)＝Q(n)I(n-1)-I(n)Q(n-1)

其中，X(n)為差分鑒頻輸出，Δθ(n)為相位差，(I(n-1),Q(n-1))是星座圖上一個點，(I(n),Q(n))是星座圖上的另一個點，兩點時間差為一個采樣時鐘的長度。

步驟D、對得到的DPSK調制信號進行DPSK解調，DPSK解調采用差分解調，先對FM解調信號進行延時一個符號長度的處理，再把未延時信號和延時信號相乘進行前后符號的相位對比，從而解調DPSK副載波調制信號；

步驟E、對DPSK解調信號進行位定時處理，先對DPSK解調信號進行分八路的累加，累加起始點處于一個符號內的不同位置，累加長度為一個符號的長度；并將累加結束后的值進行保存，再對八路保存的累加值和信息幀的幀頭EB90進行匹配處理，找到匹配值最大的一路；最后將這路信號輸出，得到安控信息。

本發(fā)明從一個符號的不同起始位置開始累加，累加一個符號長度后保存累加后的值，再對保存的值用安控信息幀幀頭EB90做匹配處理，找出匹配值最大的一路信號作為最終的判決信號，這樣可以大大降低誤碼率，提高系統(tǒng)性能。

下面結合實施例進行詳細說明。

實施例

本實施例安控信息速率為2.4kbps，副載波頻率為12KHz，解調中頻12MHz，采樣頻率57.6MHz，接收機接收信號帶寬為1MHz。

對于調制模塊，先對安控信息經過脈沖編碼調制后，再對其進行DPSK副載波調制，輸出的信號即為DPSK信號，最后利用DPSK調制信號再進行二次FM調制。

如圖1所示：安控PCM碼流先進行差分編碼，對DDS產生的正弦余弦信號進行PSK調制得到：

i(t)＝a(t)cos(2πf₁t+θ) (1)

q(t)＝a(t)sin(2πf₁t+θ) (2)

s(t)＝i(t)+q(t) (3)

其中f₁為副載波頻率，θ為調制信號相對幅載波頻率的相位。

進一步地，將s(t)結果輸入FM調制器。FM實現(xiàn)原理為：將輸入信號直接作為調制器的DDS的頻率控制字，即FM信號的頻率為:

F_fm＝s(t) (4)

但是為了得到特定的調制帶寬，需要在s(t)前乘以一個系數，即:

F_fm＝ks(t) (5)

上式中，調制器的主時鐘為100MHz，s(t)的位寬是16bit，假設DDS的NCO的位寬是32bit，因此乘以的系數k可以是一個16比特的數，這樣當k＝1的時候，得到的最小頻率偏移：

min(F_fm)＝2¹⁶/2³²×100×10⁶＝1.53k (6)

可以滿足要求。

假設為了得到最大頻偏F_max，求比例因子k：

k×2¹⁶/2³²×100×10⁶＝F_max (7)

k＝6.5536×10^-4×F_max (8)

該參數可以由上位機運算得到。

對于解調模塊，先對接收信號進行數字下變頻，將信號頻率變到零頻附近，對下邊頻后的信號進行CIC抽取。抽取后信號進入FM解調單元，F(xiàn)M解調單元輸出的是DPSK調制信號，最后進行DPSK的解調，從中提取安控信息。

如圖2所示：CIC抽取采用200點抽取，由于采樣速率為57.6MHz，抽取后數據速率為288kHz，符號速率為2.4Kbps，所以一個符號有120個數據點。對抽取后的信號進行FM和DPSK解調。

進一步地，對CIC抽取后的數據進行FM解調。

如圖3所示：FM的解調采用差分鑒頻的方法。這里鑒頻算法沒有采用傳統(tǒng)的反正切運算鑒頻，而是采用了一種避免反正切運算的方法。

為此提出了一種小角度近似法，由于系統(tǒng)是一種PSK調制系統(tǒng)，而PSK調制是一種恒包絡的調制，也就是從星座圖上看所有的點都在單位圓上，所以可以得出：

其中θ₁是星座圖上點(I(n-1),Q(n-1))相位，θ₂是星座圖上點(I(n),Q(n))的相位。則有：

當載波頻率捕獲后，頻差一般很小，當Δθ(n)很小時，由小角度近似法則知道sinΔθ(n)和Δθ(n)近似相等，所以可以得到：

X(n)＝Δθ(n)＝sinΔθ(n)＝Q(n)I(n-1)-I(n)Q(n-1) (11)

這算法在于沒有通過計算反正切來求相位，而是通過求其正弦函數值來求相位。當然條件是這個差值相位不能太大。由于只有2次乘法一次減法，計算量大大減小，硬件實現(xiàn)也簡單方便。因此也可以采用較高的中頻采樣率,但它的限制在于只能應用在調制角度很小的情況下。

圖4是FM解調在FPGA內部實現(xiàn)，通過Chipscope調試工具抓到的實際波形，從圖中看出是一個DPSK調制信號。FPGA采用的是XILINX公司的XC7A100T，Chipscope版本是ChipScope Pro Analyzer Version:14.7P.20131013。

進一步地，對FM解調后的數據進行DPSK解調。

如圖5所示：FM解調輸出信號即是頻率穩(wěn)定的DPSK副載波調制信號，此信號進入差分解調模塊進行解調。差分解調的原理是直接比較前后碼元的相位差，從而恢復發(fā)送的二進制信息。由于解調的同時完成了碼反變換的作用，故解調器中不需要碼反變換器，即不需要專門的相干載波。

進一步地，對DPSK解調后的數據進行位定時實現(xiàn)。

如圖6所示，由于信號是突發(fā)模式的，所以要通過發(fā)送信號幀的同步頭去檢測信號，同時用同步頭去和DPSK解調信號做相關匹配，找到最佳的判決位置。通過在不同的起始位置開始累加，累加的長度就是一個符號長度。最終在每個累加的結束時刻寄存累加值。這些值就是解出的具體信息。只不過如果不是最佳的累加位置，累加值可能會影響判決，從而造成誤碼的出現(xiàn)。而這里利用同步頭對不同位置累加解出的信息值進行匹配，匹配值最大的一路解出的信息值是最可靠的。其累加寄存后結果認為是解出的信息碼流，最后對輸出結果判決，大于0的為信息碼1，小于零的為信息碼0。這樣就可以把信息解調出來。

圖7是DPSK解調在FPGA內部實現(xiàn)，通過Chipscope調試工具抓到的實際波形，從圖中看出經過DPSK解調和符號累加后，安控信息幀已被正確的解調出來，圖中明顯的可以看出累加后的值分正負值兩種分布，于0的為信息碼1，小于零的為信息碼0。只不過累加起始點不同，最終的累加結果值大小不同，為了提高符號判決的可靠性，所以在做位定時的時候，要分八個不同的起始位置分別進行累加，以找出最佳的判決位置。FPGA采用的是XILINX公司的XC7A100T，Chipscope版本是ChipScope Pro Analyzer Version:14.7P.20131013。

以上所述實施方式，其描述較為具體和詳細，但并不能理解為對本專利范圍的限制。應當指出的是，對于本領域的普通技術人員來說，在不脫離本方案構思的前提下，還可以做出若干變形和改進，這些都屬于本專利的保護范圍。