本發(fā)明是有關(guān)一種二相相移鍵控解調(diào)器，特別是一種具有低功耗的二相相移鍵控解調(diào)器。
背景技術(shù)：
：傳統(tǒng)同步的二相相移鍵控解調(diào)器可分為squaringloop和costasloop兩種架構(gòu)。其中，squaringloop先以平方運算將載波信號取出，而平方運算會使載波頻率加倍，因此需要鎖相回路(phase-lockedloop,pll)將信號鎖定在兩倍載波頻率。其中鎖相回路的操作頻率鎖定在兩倍載波頻率，會增加功率消耗；而，costasloop則包含兩個平行的鎖相回路，分別為i分支和q分支，兩分支有90度相位差。常見的做法是由振蕩器產(chǎn)生兩倍載波頻率，再通過數(shù)字正交信號產(chǎn)生器產(chǎn)生兩個相位相差90度的同頻率信號，其中振蕩器操作頻率鎖定在兩倍載波頻率，亦會提高功率消耗。因此，傳統(tǒng)同步的二相相移鍵控解調(diào)器解調(diào)器具有以下特性:1.消耗功率高，其原因如上所述。2.傳輸速度有限，因數(shù)據(jù)率將受限于鎖相回路的穩(wěn)定時間。3.電路復(fù)雜度高，因鎖相回路為較復(fù)雜的回授系統(tǒng)。4.布局面積大，因大的回路濾波器很占面積，不利于生醫(yī)應(yīng)用。然而，對于特定嚴格要求低功耗和低發(fā)熱的接收機或是無電池裝置，例如生醫(yī)植入式芯片、環(huán)境監(jiān)測系統(tǒng)以及物聯(lián)網(wǎng)等，這些裝置需要一個具有低功耗與小面積的解調(diào)器來接收數(shù)據(jù)，傳統(tǒng)解調(diào)器功耗占其整體系統(tǒng)功耗的比例過大而無法滿足上述需求。綜上所述，提供一種具有低功耗的二相相移鍵控解調(diào)器便是目前極需努力的目標。技術(shù)實現(xiàn)要素：本發(fā)明提供一種二相相移鍵控解調(diào)器，其是利用一延遲電路以延遲一二相相移鍵控調(diào)制信號，將其與未延遲的二相相移鍵控調(diào)制信號混合以輸出一解調(diào)數(shù)據(jù)信號，其中，延遲電路的操作頻率為一倍或二分的一倍的載波頻率，可大幅減少功率消耗，且其于數(shù)字或模擬信號皆可實施。本發(fā)明一實施例的二相相移鍵控解調(diào)器包含一延遲電路以及一決策電路。延遲電路用以接收一二相相移鍵控調(diào)制信號，并使二相相移鍵控調(diào)制信號延遲一總計延遲時間以輸出一總計延遲信號。決策電路與延遲電路電性連接，且決策電路用以混合(mix)二相相移鍵控調(diào)制信號及總計延遲信號以產(chǎn)生一外差信號，并依據(jù)外差信號改變決策電路所輸出一解調(diào)數(shù)據(jù)信號。以下經(jīng)由具體實施例配合附圖詳加說明，當(dāng)更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點及其所達成的功效。附圖說明圖1為一時序圖，顯示已知的二相相移鍵控調(diào)制信號。圖2為一示意圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器。圖3為一時序圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器的時序圖。圖4為一時序圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器的時序圖。圖5為一時序圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器的時序圖。圖6為一示意圖，顯示本發(fā)明另一實施例的決策電路。圖7為一示意圖，顯示本發(fā)明另一實施例的二相相移鍵控解調(diào)器。圖8為一示意圖，顯示本發(fā)明再一實施例的二相相移鍵控解調(diào)器。圖9為一時序圖，顯示本發(fā)明再一實施例的二相相移鍵控解調(diào)器的時序圖。圖10為一時序圖，顯示本發(fā)明再一實施例的二相相移鍵控解調(diào)器的時序圖。圖11為一示意圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器。圖12為一時序圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器的時序圖。圖13為一時序圖，顯示本發(fā)明一實施例的二相相移鍵控解調(diào)器的時序圖。圖14為一示意圖，顯示本發(fā)明另一實施例的二相相移鍵控解調(diào)器。圖15為一示意圖，顯示本發(fā)明另一實施例的控制時鐘產(chǎn)生器。圖16為一時序圖，顯示本發(fā)明另一實施例的二相相移鍵控解調(diào)器的時序圖。圖17為一示意圖，顯示本發(fā)明再一實施例的控制時鐘產(chǎn)生器。圖18為一示意圖，顯示本發(fā)明再一實施例的控制時鐘產(chǎn)生器。圖19為一時序圖，顯示本發(fā)明再一實施例的二相相移鍵控解調(diào)器的時序圖。圖20為一示意圖，顯示本發(fā)明又一實施例的二相相移鍵控解調(diào)器。圖21為一示意圖，顯示本發(fā)明又一實施例的控制時鐘產(chǎn)生器。圖22為一時序圖，顯示本發(fā)明又一實施例的二相相移鍵控解調(diào)器的時序圖。符號說明：1延遲電路10總計延遲單元11第一延遲單元12第二延遲單元2決策電路21第一互斥或門22正反器23第一突波去除器3相位旋轉(zhuǎn)電路31數(shù)據(jù)選擇器4相位偵測器5第一控制器6控制時鐘產(chǎn)生器61第二控制器62與非門63第二互斥或門64或非門65第二突波去除器651第三延遲單元652第二或非門66除頻器bpsk二相相移鍵控調(diào)制信號dc1外差信號dc2轉(zhuǎn)態(tài)信號dt原始數(shù)據(jù)信號en致能信號n1第一控制信號n2第二控制信號n3第三控制信號pd1比較信號rck載波時鐘rdt解調(diào)數(shù)據(jù)信號s1第一延遲信號s2總計延遲信號s3延遲第二控制信號td總計延遲時間td1第一延遲時間td2第二延遲時間td3第三延遲時間tmd原始數(shù)據(jù)信號的轉(zhuǎn)態(tài)時間點trd解調(diào)數(shù)據(jù)信號的轉(zhuǎn)態(tài)時間點tr解調(diào)數(shù)據(jù)時間具體實施方式以下將詳述本發(fā)明的各實施例，并配合附圖作為例示。除了這些詳細說明之外，本發(fā)明亦可廣泛地施行于其它的實施例中，任何所述實施例的輕易替代、修改、等效變化都包含在本發(fā)明的范圍內(nèi)，并以權(quán)利要求書為準。在說明書的描述中，為了使讀者對本發(fā)明有較完整的了解，提供了許多特定細節(jié)；然而，本發(fā)明可能在省略部分或全部特定細節(jié)的前提下，仍可實施。此外，眾所周知的步驟或組件并未描述于細節(jié)中，以避免對本發(fā)明形成不必要的限制。附圖中相同或類似的組件將以相同或類似符號來表示。特別注意的是，附圖僅為示意之用，并非代表組件實際的尺寸或數(shù)量，有些細節(jié)可能未完全繪出，以求附圖的簡潔。為了方便以下相關(guān)時序說明，請參照圖1，bpsk解調(diào)器可以分辨輸入調(diào)制信號的兩種相差180度的相位，并輸出各個相位代表的編碼數(shù)據(jù)。舉例而言，輸入調(diào)制信號的相位為0度時，其數(shù)字化波形的特征是在時間0到t/2的邏輯狀態(tài)為1，以及在時間t/2到t的邏輯狀態(tài)為0，其中t為載波周期。輸入調(diào)制信號的相位180度時，其數(shù)字化波形的特征是在時間0到t/2的邏輯狀態(tài)為0，以及在時間t/2到t的邏輯狀態(tài)為1，其中編碼數(shù)據(jù)與輸入調(diào)制信號的相位間的對應(yīng)關(guān)系不以上述例示為限。請一并參照圖2及圖3，其中一原始數(shù)據(jù)信號dt經(jīng)調(diào)制后形成一二相相移鍵控調(diào)制信號bpsk并發(fā)送至一二相相移鍵控解調(diào)器。請參照圖2，本發(fā)明的一實施例的二相相移鍵控解調(diào)器包含一延遲電路1、一決策電路2以及一相位旋轉(zhuǎn)電路3。延遲電路1包含串聯(lián)的一第一延遲單元11以及一第二延遲單元12。第一延遲單元11接收二相相移鍵控調(diào)制信號bpsk，并使二相相移鍵控調(diào)制信號bpsk延遲一第一延遲時間td1，以輸岀一第一延遲信號s1至相位旋轉(zhuǎn)電路3。第二延遲單元12接收第一延遲信號s1，并使第一延遲信號s1延遲一第二延遲時間，以輸岀一第二延遲信號作為該總計延遲信號s2至決策電路2。需說明的是，總計延遲時間符合以下的關(guān)系式：td＝td1+td2，且0.25t≤td<((f/r)-0.25)t，其中td為總計延遲時間，td1為第一延遲時間，td2為第二延遲時間，t為二相相移鍵控調(diào)制信號的載波周期，f為二相相移鍵控調(diào)制信號的載波頻率(carrierfrequency)，r為二相相移鍵控調(diào)制信號的數(shù)據(jù)率(datarate)。于圖3所示的一實施例中，二相相移鍵控調(diào)制信號的載波頻率與二相相移鍵控調(diào)制信號的數(shù)據(jù)率的比例(f/r)＝(1/1)＝1，故總計延遲時間td將符合以下的關(guān)系式：td＝td1+td2，且0.25t≤td<0.75t，其中td為總計延遲時間，td1為第一延遲時間，td2為第二延遲時間，t為二相相移鍵控調(diào)制信號的載波周期。請繼續(xù)參照圖2及圖3，決策電路2包含一第一互斥或門21、一第一突波去除器23以及一正反器22。第一互斥或門21混合(mix)二相相移鍵控調(diào)制信號bpsk及總計延遲信號s2，以輸出外差(heterodyning)信號dc1。第一突波去除器23串聯(lián)于第一互斥或門21以及正反器22之間，并去除外差信號dc1中的突波，減少外差信號dc1的脈波寬度，以產(chǎn)生一轉(zhuǎn)態(tài)信號dc2。正反器22與可為一d型正反器，且接收轉(zhuǎn)態(tài)信號dc2及二相相移鍵控調(diào)制信號bpsk，并依據(jù)轉(zhuǎn)態(tài)信號dc2的邏輯狀態(tài)取樣二相相移鍵控調(diào)制信號bpsk，以輸出解調(diào)數(shù)據(jù)信號rdt，但不以此為限。于另一實施例中，正反器22亦可為一t型正反器，用以接收轉(zhuǎn)態(tài)信號dc2，并依據(jù)轉(zhuǎn)態(tài)信號dc2的轉(zhuǎn)換邏輯狀態(tài)改變t型正反器的輸出端所輸出的解調(diào)數(shù)據(jù)信號rdt的數(shù)據(jù)邏輯狀態(tài)。最后，經(jīng)比對驗證，二相相移鍵控解調(diào)器所還原的解調(diào)數(shù)據(jù)信號rdt與未經(jīng)調(diào)制前的原始數(shù)據(jù)信號dt為彼此相同?？梢岳斫獾氖?，為了解出正確的解調(diào)數(shù)據(jù)信號rdt，于部分實施例中，圖2所示的正反器22可以依據(jù)實際電路設(shè)計需求采用上升緣觸發(fā)正反器或下降緣觸發(fā)正反器。其中，下降緣觸發(fā)正反器的替代電路設(shè)計是，將一反相器設(shè)置于第一互斥或門21的兩輸入端其一或輸出端，以搭配傳統(tǒng)的上升緣觸發(fā)正反器。請參照下表1，整理不同的總計延遲時間對應(yīng)于不同類型的正反器。舉例而言，請一并參照圖2及圖3，當(dāng)總計延遲時間td為0.5t，可將一反相器(未繪示)設(shè)置于第一互斥或門21前的第二延遲單元12的輸出端，使總計延遲信號s2相較于第一延遲信號s1為反相輸出。于其它實施例中，請一并參照圖2、圖4及圖5，當(dāng)總計延遲時間td為1.749t，則第一互斥或門21前端或后端無須設(shè)置反相器，總計延遲信號s2無須反相輸出。具有通常知識者當(dāng)可自行修飾變化，但不以此為限，以使決策電路的正反器能正常運作。表1總計延遲時間td范圍正反器類型0.25t至0.75t下降緣觸發(fā)0.75t至1.25t上升緣觸發(fā)1.25t至1.75t下降緣觸發(fā)1.75t至2.25t上升緣觸發(fā)于一實施例中，第一突波去除器23用于濾除突波。舉例而言，正脈波寬度小于等于0.25t的脈波可視為一正突波。負脈波寬度小于等于0.25t的脈波可視為一負突波，亦即為一噪聲。第一突波器23將濾除正突波和負突波。本發(fā)明的二相相移鍵控解調(diào)器，除輸出一解調(diào)數(shù)據(jù)信號之外，更可輸出一載波時鐘，以作為系統(tǒng)電路中其它電子組件工作所需的時鐘。需注意的是，一般電子組件所需的時鐘，僅要求工作時鐘的上升緣周期穩(wěn)定即已足夠。而本發(fā)明一實施例的二相相移鍵控解調(diào)器所輸出的載波時鐘，除可滿足上述要求外，亦可同時符合下降緣周期穩(wěn)定的要求，而能進一步應(yīng)用于較高階的電路設(shè)計。以下說明二相相移鍵控解調(diào)器如何解調(diào)產(chǎn)生一載波時鐘。請繼續(xù)參照圖2及圖3，相位旋轉(zhuǎn)電路3與延遲電路1及決策電路2電性連接，且相位旋轉(zhuǎn)電路3依據(jù)決策電路2所輸出的解調(diào)數(shù)據(jù)信號rdt，反轉(zhuǎn)延遲電路1所輸出的第一延遲信號s1的相位180度，以輸出一載波時鐘rck。相位旋轉(zhuǎn)電路的操作原理是，一控制信號為低電平(于數(shù)字信號中即0)時，相位旋轉(zhuǎn)電路使一信號直接通過，以及該控制信號為高電平(于數(shù)字信號中即1)時，相位旋轉(zhuǎn)電路使該信號反相通過。舉例而言，相位旋轉(zhuǎn)電路可為一數(shù)據(jù)選擇器、一互斥或門、一模擬乘法器、一混波器或一吉伯單元等，但不以此為限。于一實施例中，相位旋轉(zhuǎn)電路3包含一數(shù)據(jù)選擇器31，當(dāng)正反器22所輸出的解調(diào)數(shù)據(jù)信號rdt為0時，數(shù)據(jù)選擇器31將使第一延遲信號s1直接通過；當(dāng)正反器22所輸出的解調(diào)數(shù)據(jù)信號rdt為1時，數(shù)據(jù)選擇器31將使第一延遲信號s1反相通過，用以輸出載波時鐘rck。需注意的是，由圖3所示載波時鐘rck的脈波相位可知，其上升緣及下降緣皆具有穩(wěn)定的周期，因此可提供高階電路設(shè)計所需的工作時鐘，例如第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取內(nèi)存(ddr2sdram)需要在工作時鐘信號的上升緣和下降緣皆傳輸數(shù)據(jù)。請參照圖3，需說明的是，為了解出載波時鐘，第一延遲時間符合以下的關(guān)系式：max{0,tr-0.5t}≤td1<tr+0.5t，tr＝tmd-trd，其中td1為第一延遲時間，tmd是原始數(shù)據(jù)信號dt的轉(zhuǎn)態(tài)時間點，trd是解調(diào)數(shù)據(jù)信號rdt的轉(zhuǎn)態(tài)時間點，tr為解調(diào)數(shù)據(jù)時間。以下說明此不等式所對應(yīng)的不同實施例的時序圖。于一實施例中，請一并參照圖2及圖4，其中總計延遲時間td為1.749t，解調(diào)數(shù)據(jù)信號的轉(zhuǎn)態(tài)時間tr如圖4所示，而第一延遲時間td1為0，即上述不等式范圍的最小值。由圖4所示時序圖可知，相位旋轉(zhuǎn)電路3可依據(jù)決策電路2所輸出的解調(diào)數(shù)據(jù)信號rdt反轉(zhuǎn)延遲電路1所輸出的第一延遲信號s1的相位180度。于另一實施例中，請一并參照圖2及圖5，其中總計延遲時間td為1.749t，解調(diào)數(shù)據(jù)信號的轉(zhuǎn)態(tài)時間tr如圖5所示，而第一延遲時間td1為tr+0.4t，逼近上述不等式范圍的最大值。由圖5所示時序圖可知，相位旋轉(zhuǎn)電路3仍可依據(jù)決策電路2所輸出的解調(diào)數(shù)據(jù)信號rdt反轉(zhuǎn)延遲電路1所輸出的第一延遲信號s1的相位180度。本領(lǐng)域中具有通常知識者應(yīng)可辨認許多本發(fā)明的變化、修改以及置換等。舉例而言，一般的電路架構(gòu)本質(zhì)上具有不易使高頻突波通過的特性，因而使電路不易受高頻突波或噪聲的影響，其于一穩(wěn)定的操作環(huán)境中，如圖6所示的決策電路2已能正常操作。惟于部分電路設(shè)計，若欲增加決策電路的濾波效果，即以圖2所示的第一突波去除器23進行電路設(shè)計，但不以此為限。應(yīng)當(dāng)注意的是，于上述諸實施例所描述的部分特征為選擇性的，且可依據(jù)不同的電路設(shè)計與應(yīng)用來使用。雖然這些特征分別陳述于不同的實施例中，例如圖2所示的實施例的第二延遲單元12、第一突波去除器23以及數(shù)據(jù)選擇器31，但其可分開或結(jié)合應(yīng)用。請參照圖7，本發(fā)明的一實施例的二相相移鍵控解調(diào)器包含一延遲電路1以及一決策電路2。延遲電路1接收一二相相移鍵控調(diào)制信號bpsk，并使二相相移鍵控調(diào)制信號bpsk延遲一總計延遲時間以輸出一總計延遲信號s2。決策電路2與延遲電路1電性連接，且決策電路2混合二相相移鍵控調(diào)制信號bpsk及總計延遲信號s2以產(chǎn)生一外差信號，并依據(jù)外差信號改變決策電路2所輸出一解調(diào)信號rdt。其中，延遲電路1可以僅具有單一延遲單元，并不以包含二個延遲單元為必要，詳細說明如下。請一并參照圖8至圖10，其中延遲電路1、決策電路2以及相位旋轉(zhuǎn)電路3各組件間的連接關(guān)系及其操作原理，已如前述，在此不再贅述。于本實施例中，二相相移鍵控調(diào)制信號的載波頻率與二相相移鍵控調(diào)制信號的數(shù)據(jù)率的比例(f/r)＝(1/1)＝1，故總計延遲時間td符合以下的關(guān)系式：0.25t≤td<0.75t，其中td為總計延遲時間，t為二相相移鍵控調(diào)制信號的載波周期。需說明的是，延遲電路1包含一總計延遲單元10，其接收二相相移鍵控調(diào)制信號bpsk，并使二相相移鍵控調(diào)制信號bpsk延遲一總計延遲時間td，以輸出一總計延遲信號s2。正反器22為一t型正反器，其接收轉(zhuǎn)態(tài)信號dc2，并依據(jù)轉(zhuǎn)態(tài)信號dc2的轉(zhuǎn)換邏輯狀態(tài)改變t型正反器的輸出端所輸出的解調(diào)數(shù)據(jù)信號rdt的數(shù)據(jù)邏輯狀態(tài)。舉例而言，轉(zhuǎn)態(tài)信號dc2出現(xiàn)一脈波時，t型正反器的輸出端即改變輸出解調(diào)數(shù)據(jù)信號rdt的邏輯狀態(tài)。相位旋轉(zhuǎn)電路包含一數(shù)據(jù)選擇器31，且相位旋轉(zhuǎn)電路3依據(jù)決策電路2所輸出的解調(diào)數(shù)據(jù)信號rdt反轉(zhuǎn)二相相移鍵控調(diào)制信號bpsk的相位180度，以輸出一載波時鐘rck。承接上述說明，為了驗證圖8所示的延遲電路1的操作范圍是符合0.25t≤td<0.75t，請參照說明如下。圖9為延遲電路的總計延時時間為td＝0.25t的時序圖，而圖10所示時序圖中，延遲電路的總計延時時間為td＝0.749t以例示說明td<0.75t的實施態(tài)樣。由圖9以及圖10可知，二相相移鍵控解調(diào)器所還原的解調(diào)數(shù)據(jù)信號rdt與未經(jīng)調(diào)制前的原始數(shù)據(jù)信號dt為彼此相同；此外，載波時鐘rck的脈波上升緣具有穩(wěn)定的時鐘周期，可供一般電子組件所需的工作時鐘。于另一實施例中，請一并參照圖11至圖13，其中延遲電路1、決策電路2以及相位旋轉(zhuǎn)電路3各組件間的連接關(guān)系及其操作原理，已如前述，在此不再贅述。于本實施例中，二相相移鍵控調(diào)制信號的載波頻率與二相相移鍵控調(diào)制信號的數(shù)據(jù)率的比例(f/r)＝(1/1)＝1，故總計延遲時間td符合以下的關(guān)系式：0.25t≤td<0.75t，其中td為總計延遲時間，t為二相相移鍵控調(diào)制信號的載波周期。與圖8所示的實施例的差異在于，圖11所示的實施例中，相位旋轉(zhuǎn)電路3是接受延遲電路1所輸出的總計延遲信號s1以及正反器22所輸出的解調(diào)數(shù)據(jù)信號rdt來輸出載波時鐘rck。數(shù)據(jù)選擇器31依據(jù)正反器22所輸出的解調(diào)數(shù)據(jù)信號rdt，反轉(zhuǎn)延遲電路1所輸出的總計延遲信號s1的相位180度，以輸出載波時鐘rck。承接上述說明，為了驗證圖11所示的延遲電路1的操作范圍是符合0.25t≤td<0.75t，請參照說明如下。圖12為延遲電路的總計延時時間為td＝0.25t的時序圖，而圖13為延遲電路的總計延時時間為td＝0.749的時序圖。由圖12以及圖13可知，二相相移鍵控解調(diào)器所還原的解調(diào)數(shù)據(jù)信號rdt與未經(jīng)調(diào)制前的原始數(shù)據(jù)信號dt為彼此相同；此外，載波時鐘rck的脈波上升緣具有穩(wěn)定的時鐘周期，可供一般電子組件所需的工作時鐘。綜合上述，本發(fā)明的二相相移鍵控解調(diào)器，其是利用一延遲電路(即延遲線)以延遲一二相相移鍵控調(diào)制信號，將其與未延遲的二相相移鍵控調(diào)制信號混合，以輸出一解調(diào)數(shù)據(jù)信號。同時利用一相位旋轉(zhuǎn)電路，經(jīng)由該解調(diào)數(shù)據(jù)信號以解出一載波時鐘。于一實施例中，其中延遲電路1由一延遲鎖定回路來鎖定，且延遲電路1作為該延遲鎖定回路的延遲線。請參照圖14，一二相相移鍵控解調(diào)器包含一延遲電路1、一決策電路2、一相位旋轉(zhuǎn)電路3、一相位偵測器4以及控制器5。其中，延遲電路1、相位偵測器4以及控制器5即組成一延遲鎖定回路(delay-locked-loop，dll)。相位偵測器4偵測二相相移鍵控調(diào)制信號bpsk與總計延遲信號s2的相位差，以輸出一比較信號pd1。一控制器5與相位偵測器4以及延遲電路1電性連接，且控制器5依據(jù)比較信號pd1，控制總計延遲時間。舉例而言，控制器5通過延遲鎖定回路將延遲電路1的第一延遲時間及第二延遲時間皆鎖定在0.25t。于一實施例中，控制器接5收載波時鐘rck作為一控制時鐘cck?？梢岳斫獾氖牵刂破?所需的一控制時鐘cck可由外部電路提供，只要控制時鐘cck的頻率與載波時鐘rck的頻率相同即可，但不以此為限?？刂破?于鎖定后即關(guān)閉延遲鎖定回路，使延遲電路1回到開回路的延遲線，藉此達到對抗工藝變異(processvariations)的效果。請一并參照圖14至圖16，于一實施例中，一二相相移鍵控解調(diào)器包含一延遲電路1、一決策電路2、一相位旋轉(zhuǎn)電路3、一相位偵測器4、一第一控制器5以及一控制時鐘產(chǎn)生器6。如圖15所示，控制時鐘產(chǎn)生器6，其包含一第二控制器61以及一與非門62，用以輸出一控制時鐘cck至控制器5。其中，第二控制器61，接收載波時鐘rck，計數(shù)載波時鐘n個周期后輸出信號第一控制信號n1變?yōu)榱?。與非門62接收第一控制信號n1及載波時鐘rck，以進行反及(nand)運算并輸出一控制時鐘cck至第一控制器5。因此，第一控制器5利用二相相移鍵控調(diào)制信號bpsk中前面一段n位的訓(xùn)練數(shù)據(jù)(trainingsequence)來鎖定延遲電路1，其中n為自然數(shù)。于一實施例中，延遲電路1的第一延遲時間td1以及第二延遲時間td2，兩者的延遲時間相同，同時受第一控制器5鎖定控制。如果第一控制器5的調(diào)整范圍是五位，若是以逐漸逼近收尋法(successiveapproximation)，最多五個周期就能達到鎖定，鎖定后將延遲鎖定回路關(guān)閉。于一實施例中，控制時鐘產(chǎn)生器6的第二控制器61當(dāng)n個周期后就會回到開回路的延遲電路，藉此達到對抗工藝變異的效果。亦即，控制器僅在一開始的幾個周期追鎖，之后就不動作。其它電路操作原理已如前述，此即不再贅述。須說明的是，于圖15及圖16所示的實施例中，其中延遲鎖定回路的控制器是采用前景式校正，經(jīng)由二相相移鍵控調(diào)制信號bpsk中前面一小段訓(xùn)練數(shù)據(jù)以鎖定延遲電路為具有正確的延遲時間。但本發(fā)明的另一實施例的二相相移鍵控解調(diào)器，其延遲鎖定回路的控制器亦可采用背景式校正，即數(shù)據(jù)開始傳輸后，延遲鎖定回路仍會持續(xù)鎖定延遲電路為具有正確的延遲時間，進一步說明其操作原理及技術(shù)效果如下?？梢岳斫獾氖?，因為二相相移鍵控調(diào)制信號bpsk在數(shù)據(jù)0和1轉(zhuǎn)換時會產(chǎn)生180度的相位翻轉(zhuǎn)，使相位偵測器錯誤追鎖。因此，本發(fā)明的二相相移鍵控解調(diào)器更可通過控制時鐘產(chǎn)生器來控制鎖定過程，每當(dāng)二相相移鍵控調(diào)制信號bpsk的相位翻轉(zhuǎn)時則不讓控制器改變控制碼，藉此防止錯誤鎖定。在數(shù)據(jù)開始傳送后，仍以背景式執(zhí)行鎖定，藉此達到對抗工藝、電壓和溫度變異，以及提高電路可靠度的技術(shù)效果。于一實施例中，請參照圖17，其中一控制時鐘產(chǎn)生器6接收二相相移鍵控調(diào)制信號bpsk、解調(diào)數(shù)據(jù)信號rdt及轉(zhuǎn)態(tài)信號dc2，以輸出一控制時鐘cck至控制器5。較佳者，請一并參照圖14、圖18及圖19，其中在第二控制信號n2的周期之間，當(dāng)轉(zhuǎn)態(tài)信號dc2有脈波產(chǎn)生，則控制時鐘產(chǎn)生器6所輸出的控制時鐘cck于該周期不轉(zhuǎn)態(tài)。控制時鐘產(chǎn)生器6包含一第二互斥或門63、一或非門64以及一第二突波去除器65。第二互斥或門63接收二相相移鍵控調(diào)制信號bpsk及解調(diào)數(shù)據(jù)信號rdt，以進行互斥或(xor)運算并輸出一第二控制信號n2?；蚍情T64與第二互斥或門63電性連接?；蚍情T64接收第二控制信號n2及轉(zhuǎn)態(tài)信號dc2，以進行反或(nor)運算并輸出一第三控制信號n3。第二突波去除器65與或非門64電性連接。第二突波去除器65去除第三控制信號n3中的突波并輸出一控制時鐘cck。較佳者，第二突波去除器65包含一第三延遲單元651以及一第二或非門652。第三延遲單元651接收第三控制信號n3，并使第三控制信號n3延遲一第三延遲時間，以輸出一延遲第二控制信號s3。第二或非門652與第三延遲單元651電性連接。第二或非門652接收延遲第二控制信號s3及第三控制信號n3，以進行反或(nor)運算并輸出一控制時鐘cck至控制器5。惟，第二突波去除器的實施方式尚不以上述實施例為限。需注意的是，請參照圖19，相位偵測器持續(xù)追蹤二相相移鍵控調(diào)制信號bpsk和總計延遲信號s2的上升緣是否對齊，且當(dāng)轉(zhuǎn)態(tài)信號dc2有脈波產(chǎn)生，控制時鐘產(chǎn)生器所輸出的控制時鐘cck于該周期不轉(zhuǎn)態(tài)，藉此防止錯誤鎖定的誤動作。同時以背景式執(zhí)行鎖定，藉此達到對抗工藝、電壓和溫度變異，以及提高電路可靠度的技術(shù)效果。但背景式鎖定的電路架構(gòu)不以上述實施例為限，于另一實施例中，請一并參照圖20至圖22，一控制時鐘控制器6包含一除頻器66，用以接收一載波時鐘rck并輸出一控制時鐘cck以及一致能信號en。除頻器66依據(jù)載波時鐘rck的上升緣，輸出一控制時鐘cck至控制器5，以及依據(jù)載波時鐘rck的上升緣，輸出一致能信號en至相位偵測器4，其中致能信號en與控制時鐘cck彼此相位反相。因此，控制器5在控制時鐘cck的上升緣改變控制碼，相位偵測器4在致能信號為高電平(亦即數(shù)字1)時動作，雖然會使最高傳輸速率降低，但是在數(shù)據(jù)開始傳送后，仍可背景式執(zhí)行鎖定，藉此達到對抗工藝、電壓和溫度變異，以及提高電路可靠度的技術(shù)效果。須說明的是，傳輸數(shù)據(jù)率若是載波頻率的m分之一倍，除頻器的除數(shù)可以為m的因子，但是該因子不可以為1。于本實施例中，傳輸數(shù)據(jù)率為載波頻率的一半，所以除頻器的除數(shù)選擇為二，如圖22所示。其中，相位偵測器持續(xù)追蹤二相相移鍵控調(diào)制信號bpsk和總計延遲信號s2的上升緣是否對齊，以背景式執(zhí)行鎖定。總體而言，本發(fā)明至少具有以下優(yōu)點：1.絕對穩(wěn)定。延遲電路是開回路，沒有穩(wěn)定度的問題。2.高資料率。由于上述電路架構(gòu)絕對穩(wěn)定，其數(shù)據(jù)率最高可達二相相移鍵控調(diào)制信號bpsk的最快傳送速度。3.低功耗。相較于傳統(tǒng)的二相相移鍵控解調(diào)器，本發(fā)明無須使用耗電的振蕩器。4.電路架構(gòu)簡易。簡易的電路架構(gòu)于數(shù)字或模擬電路皆可實施。5.低電壓。在無線功率傳輸系統(tǒng)，接收端電路所需的供應(yīng)電壓準位越低，越容易增加傳輸距離，以提升應(yīng)用范圍。若以數(shù)字電路實現(xiàn)，可降低供應(yīng)電壓，更能同時大幅減低動態(tài)功率消耗和靜態(tài)功率消耗。6.小面積。電路布局可不需要低頻濾波器，減少被動組件使用。7.回復(fù)時鐘工作周期可為50％。二相相移鍵控解調(diào)器所輸出的載波時鐘可以供其它電路使用，對于雙邊緣觸發(fā)的數(shù)字電路、dram等電路，50％的工作周期是很重要的。8.對抗pvt變異的能力。延遲電路可以利用延遲鎖定回路控制，當(dāng)鎖定時，能對抗pvt變異，提升電路可靠度。綜合上述，本發(fā)明的二相相移鍵控解調(diào)器，其是利用一延遲電路以延遲一二相相移鍵控調(diào)制信號，將其與未延遲的二相相移鍵控調(diào)制信號混合，以輸出一解調(diào)數(shù)據(jù)信號，同時利用一相位旋轉(zhuǎn)電路，經(jīng)由該解調(diào)數(shù)據(jù)信號以解出一載波時鐘。延遲電路是開回路，因此無需額外復(fù)雜的電路解決穩(wěn)定度。由于上述電路架構(gòu)絕對穩(wěn)定，其數(shù)據(jù)率最高可達二相相移鍵控調(diào)制信號的最快傳送速度。其中，延遲電路的操作頻率為一倍或二分之一倍的載波頻率，更可大幅減少功率消耗，且于數(shù)字或模擬信號皆可實施。此外，搭配延遲鎖定回路經(jīng)由前景式或背景式執(zhí)行鎖定，可以達到對抗工藝、電壓和溫度變異，以及提高電路可靠度的技術(shù)效果。以上所述的實施例僅是為說明本發(fā)明的技術(shù)思想及特點，其目的在使熟習(xí)此項技藝的人士能夠了解本發(fā)明的內(nèi)容并據(jù)以實施，當(dāng)不能以的限定本發(fā)明的專利范圍，即大凡依本發(fā)明所揭示的精神所作的均等變化或修飾，仍應(yīng)涵蓋在本發(fā)明的專利范圍內(nèi)。當(dāng)前第1頁12