1.一種分體式廣電SDI監(jiān)視器，包括：FPGA處理電路，其特征在于：所述FPGA處理電路上連接有中央處理器、DDR3存儲(chǔ)設(shè)備、閃存裝置、RAM存儲(chǔ)器，所述FPGA處理電路上連接有SDI均衡器，F(xiàn)PGA處理電路通過(guò)HDMI變頻單元電路連接于HDMI輸入設(shè)備，F(xiàn)PGA處理電路通過(guò)HDMI傳送單元電路連接于HDMI一分二單元電路，F(xiàn)PGA處理電路連接有監(jiān)視器屏控電路。
2.根據(jù)權(quán)利要求1所述的分體式廣電SDI監(jiān)視器，其特征在于：所述FPGA處理電路的SDI輸入通道0-3連接有電壓、阻抗平衡電路，電壓、阻抗平衡電路保持SDI信號(hào)的電壓的穩(wěn)定性，以及傳輸過(guò)程中阻抗的連續(xù)性，保持SDI信號(hào)的完整度，輸出的是SDI的音視頻信號(hào)；PC輸出通過(guò)字幕處理電路連接于FPGA處理電路，字幕處理電路實(shí)時(shí)處理字幕、圖片的特效；服務(wù)器輸出通過(guò)IP解碼器電路連接于FPGA處理電路，輸入接口是從音視頻的服務(wù)器的IP網(wǎng)絡(luò)接口或者PC的網(wǎng)絡(luò)接口，其IP解碼器電路的輸入的信號(hào)是MPEG2或者H.264的編碼源，解碼MPEG2/H.264的信號(hào)，然后送到HDMI輸出驅(qū)動(dòng)電路，輸出HDMI信號(hào)；FPGA處理電路上連接有DDR3內(nèi)存電路、SDI輸出驅(qū)動(dòng)電路，DDR3內(nèi)存電路存儲(chǔ)音視頻的數(shù)據(jù)，為音視頻處理，同步做準(zhǔn)備；同步電路將SDI信號(hào)傳送給FPGA處理電路，MCU電路通過(guò)串行SPI-BUS總線接口連接于FPGA處理電路，MCU電路控制FPGA處理電路、控制面板電路、SDI輸出電路、SDI輸入電路，將整個(gè)播出控制系統(tǒng)整合到一起；SPI-Flash通過(guò)串行SPI-BUS總線接口連接于FPGA處理電路，SPI-Flash存儲(chǔ)LOGO數(shù)據(jù)，以及時(shí)間等格式，SPI-Flash為可讀可寫電路，通過(guò)串口UART，燒錄入相應(yīng)的LOGO數(shù)據(jù)和時(shí)間格式數(shù)據(jù)，通過(guò)FPGA處理電路內(nèi)部的SPI-Flash控制器讀取LOGO數(shù)據(jù)和時(shí)間格式導(dǎo)入到DDR3內(nèi)存電路；RTC電路通過(guò)I2C-BUS總線接口連接于FPGA處理電路，RTC電路包括可編程時(shí)鐘輸出、中斷輸出和掉電檢測(cè)器，所有的地址和數(shù)據(jù)通過(guò)I2C-BUS總線接口串行傳遞，最大總線速度為400Kbits/s，每次讀寫數(shù)據(jù)后內(nèi)嵌的字地址寄存器會(huì)自動(dòng)產(chǎn)生增量，RTC電路與FPGA處理電路內(nèi)部中央處理器電路相連，F(xiàn)PGA處理電路內(nèi)部中央處理器電路作為主控，RTC電路為從屬，通過(guò)I2C-BUS總線接口對(duì)RTC電路進(jìn)行訪問(wèn)，讀取所需要的時(shí)間、日期控制寄存器，來(lái)控制所需要顯示的LOGO、時(shí)間。
3.根據(jù)權(quán)利要求1或2所述的分體式廣電SDI監(jiān)視器，其特征在于：所述FPGA處理電路包括SDI處理電路、音視頻處理核心電路、中央處理器電路，音視頻處理核心電路通過(guò)主機(jī)接口連接于中央處理器電路，中央處理器電路上連接有指令RAM電路、數(shù)據(jù)RAM電路，音視頻處理核心電路通過(guò)從機(jī)接口經(jīng)數(shù)據(jù)寬度轉(zhuǎn)換后與音頻內(nèi)存控制電路、視頻內(nèi)存控制電路通訊，音視頻處理核心電路通過(guò)AXI總線連接有I2C電路、串口電路、視頻處理、音頻處理、控制電路、TF卡控制電路、SPI總線Flash電路，SDI處理電路通過(guò)視頻處理、音頻處理連接控制音頻切換電路、視頻切換電路，音頻切換電路、視頻切換電路連接到音視頻處理核心電路的主機(jī)接口上。