本發(fā)明涉及廣播電視技術(shù)領(lǐng)域，具體為一種分體式廣電SDI監(jiān)視器。

背景技術(shù)：

隨著科技的發(fā)展，特別是高清技術(shù)在廣播電視設(shè)備的應(yīng)用，人們對電視節(jié)目的清晰度，穩(wěn)定度，以及帶寬要求是越來越高，在這樣背景下，高清節(jié)目，也越來越多地被人們所接受，人們希望看到更清晰，更流暢的電視節(jié)目。目前國內(nèi)大部分的電視節(jié)目還是標清的，標清設(shè)備到高清設(shè)備的轉(zhuǎn)換，按目前市場上的設(shè)備行情來看，不僅價格昂貴，穩(wěn)定性也不高，同時目前市場上的高清設(shè)備，大部分都是獨立的，設(shè)備與設(shè)置之間，需要連接，同時也存在兼容性，穩(wěn)定性問題。

技術(shù)實現(xiàn)要素：

本發(fā)明所解決的技術(shù)問題在于提供一種分體式廣電SDI監(jiān)視器，以解決上述背景技術(shù)中的問題。

本發(fā)明所解決的技術(shù)問題采用以下技術(shù)方案來實現(xiàn)：分體式廣電SDI監(jiān)視器，包括：FPGA處理電路，所述FPGA處理電路上連接有中央處理器、DDR3存儲設(shè)備、閃存裝置、RAM存儲器，所述FPGA處理電路上連接有SDI均衡器，F(xiàn)PGA處理電路通過HDMI變頻單元電路連接于HDMI輸入設(shè)備，F(xiàn)PGA處理電路通過HDMI傳送單元電路連接于HDMI一分二單元電路，F(xiàn)PGA處理電路連接有監(jiān)視器屏控電路。

所述FPGA處理電路的SDI輸入通道0-3連接有電壓、阻抗平衡電路，電壓、阻抗平衡電路保持SDI信號的電壓的穩(wěn)定性，以及傳輸過程中阻抗的連續(xù)性，保持SDI信號的完整度，輸出的是SDI的音視頻信號；PC輸出通過字幕處理電路連接于FPGA處理電路，字幕處理電路實時處理字幕、圖片的特效；服務(wù)器輸出通過IP解碼器電路連接于FPGA處理電路，輸入接口是從音視頻的服務(wù)器的IP網(wǎng)絡(luò)接口或者PC的網(wǎng)絡(luò)接口，其IP解碼器電路的輸入的信號是MPEG2或者H.264的編碼源，解碼MPEG2/H.264的信號，然后送到HDMI輸出驅(qū)動電路，輸出HDMI信號；FPGA處理電路上連接有DDR3內(nèi)存電路、SDI輸出驅(qū)動電路，DDR3內(nèi)存電路存儲音視頻的數(shù)據(jù)，為音視頻處理，同步做準備；同步電路將SDI信號傳送給FPGA處理電路，MCU電路通過串行SPI-BUS總線接口連接于FPGA處理電路，MCU電路控制FPGA處理電路、控制面板電路、SDI輸出電路、SDI輸入電路，將整個播出控制系統(tǒng)整合到一起；SPI-Flash通過串行SPI-BUS總線接口連接于FPGA處理電路，SPI-Flash存儲LOGO數(shù)據(jù)，以及時間等格式，SPI-Flash為可讀可寫電路，通過串口UART，燒錄入相應(yīng)的LOGO數(shù)據(jù)和時間格式數(shù)據(jù)，通過FPGA處理電路內(nèi)部的SPI-Flash控制器讀取LOGO數(shù)據(jù)和時間格式導入到DDR3內(nèi)存電路；RTC電路通過I2C-BUS總線接口連接于FPGA處理電路，RTC電路包括可編程時鐘輸出、中斷輸出和掉電檢測器，所有的地址和數(shù)據(jù)通過I2C-BUS總線接口串行傳遞，最大總線速度為400Kbits/s，每次讀寫數(shù)據(jù)后內(nèi)嵌的字地址寄存器會自動產(chǎn)生增量，RTC電路與FPGA處理電路內(nèi)部中央處理器電路相連，F(xiàn)PGA處理電路內(nèi)部中央處理器電路作為主控，RTC電路為從屬，通過I2C-BUS總線接口對RTC電路進行訪問，讀取所需要的時間、日期控制寄存器，來控制所需要顯示的LOGO、時間。

所述FPGA處理電路包括SDI處理電路、音視頻處理核心電路、中央處理器電路，音視頻處理核心電路通過主機接口連接于中央處理器電路，中央處理器電路上連接有指令RAM電路、數(shù)據(jù)RAM電路，音視頻處理核心電路通過從機接口經(jīng)數(shù)據(jù)寬度轉(zhuǎn)換后與音頻內(nèi)存控制電路、視頻內(nèi)存控制電路通訊，音視頻處理核心電路通過AXI總線連接有I2C電路、串口電路、視頻處理、音頻處理、控制電路、TF卡控制電路、SPI總線Flash電路，SDI處理電路通過視頻處理、音頻處理連接控制音頻切換電路、視頻切換電路，音頻切換電路、視頻切換電路連接到音視頻處理核心電路的主機接口上。

與已公開技術(shù)相比，本發(fā)明存在以下優(yōu)點：本發(fā)明采用了芯片設(shè)計原理，自主創(chuàng)新的理念，讓系統(tǒng)的集成度，更高，自主技術(shù)含量更高，可開發(fā)性，升級性更強，而且使整個產(chǎn)品的連接更簡便，適配性更強，在總體成本降低的情況下，保持了高性能。同時擴展口的設(shè)計，為以后產(chǎn)品的更新，升級提供了基礎(chǔ)。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)原理圖。

圖2為本發(fā)明的FPGA處理電路連接示意圖。

圖3為本發(fā)明的FPGA處理電路結(jié)構(gòu)示意圖。

具體實施方式

為了使本發(fā)明的技術(shù)手段、創(chuàng)作特征、工作流程、使用方法達成目的與功效易于明白了解，下面將結(jié)合本發(fā)明實施例，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

如圖1-3所示，分體式廣電SDI監(jiān)視器，包括：FPGA處理電路，所述FPGA處理電路上連接有中央處理器、DDR3存儲設(shè)備、閃存裝置、RAM存儲器，所述FPGA處理電路上連接有SDI均衡器，F(xiàn)PGA處理電路通過HDMI變頻單元電路連接于HDMI輸入設(shè)備，F(xiàn)PGA處理電路通過HDMI傳送單元電路連接于HDMI一分二單元電路，F(xiàn)PGA處理電路連接有監(jiān)視器屏控電路。

所述FPGA處理電路的SDI輸入通道0-3連接有電壓、阻抗平衡電路，電壓、阻抗平衡電路保持SDI信號的電壓的穩(wěn)定性，以及傳輸過程中阻抗的連續(xù)性，保持SDI信號的完整度，輸出的是SDI的音視頻信號；PC輸出通過字幕處理電路連接于FPGA處理電路，字幕處理電路實時處理字幕、圖片的特效；服務(wù)器輸出通過IP解碼器電路連接于FPGA處理電路，輸入接口是從音視頻的服務(wù)器的IP網(wǎng)絡(luò)接口或者PC的網(wǎng)絡(luò)接口，其IP解碼器電路的輸入的信號是MPEG2或者H.264的編碼源，解碼MPEG2/H.264的信號，然后送到HDMI輸出驅(qū)動電路，輸出HDMI信號；FPGA處理電路上連接有DDR3內(nèi)存電路、SDI輸出驅(qū)動電路，DDR3內(nèi)存電路存儲音視頻的數(shù)據(jù)，為音視頻處理，同步做準備；同步電路將SDI信號傳送給FPGA處理電路，MCU電路通過串行SPI-BUS總線接口連接于FPGA處理電路，MCU電路控制FPGA處理電路、控制面板電路、SDI輸出電路、SDI輸入電路，將整個播出控制系統(tǒng)整合到一起；SPI-Flash通過串行SPI-BUS總線接口連接于FPGA處理電路，SPI-Flash存儲LOGO數(shù)據(jù)，以及時間等格式，SPI-Flash為可讀可寫電路，通過串口UART，燒錄入相應(yīng)的LOGO數(shù)據(jù)和時間格式數(shù)據(jù)，通過FPGA處理電路內(nèi)部的SPI-Flash控制器讀取LOGO數(shù)據(jù)和時間格式導入到DDR3內(nèi)存電路；RTC電路通過I2C-BUS總線接口連接于FPGA處理電路，RTC電路包括可編程時鐘輸出、中斷輸出和掉電檢測器，所有的地址和數(shù)據(jù)通過I2C-BUS總線接口串行傳遞，最大總線速度為400Kbits/s，每次讀寫數(shù)據(jù)后內(nèi)嵌的字地址寄存器會自動產(chǎn)生增量，RTC電路與FPGA處理電路內(nèi)部中央處理器電路相連，F(xiàn)PGA處理電路內(nèi)部中央處理器電路作為主控，RTC電路為從屬，通過I2C-BUS總線接口對RTC電路進行訪問，讀取所需要的時間、日期控制寄存器，來控制所需要顯示的LOGO、時間。

所述FPGA處理電路包括SDI處理電路、音視頻處理核心電路、中央處理器電路，音視頻處理核心電路通過主機接口連接于中央處理器電路，中央處理器電路上連接有指令RAM電路、數(shù)據(jù)RAM電路，音視頻處理核心電路通過從機接口經(jīng)數(shù)據(jù)寬度轉(zhuǎn)換后與音頻內(nèi)存控制電路、視頻內(nèi)存控制電路通訊，音視頻處理核心電路通過AXI總線連接有I2C電路、串口電路、視頻處理、音頻處理、控制電路、TF卡控制電路、SPI總線Flash電路，SDI處理電路通過視頻處理、音頻處理連接控制音頻切換電路、視頻切換電路，音頻切換電路、視頻切換電路連接到音視頻處理核心電路的主機接口上。

以上顯示和描述了本發(fā)明的基本原理、主要特征及本發(fā)明的優(yōu)點。本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實施例的限制，上述實施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進，這些變化和改進都落入要求保護的本發(fā)明范圍內(nèi)。本發(fā)明的要求保護范圍由所附的權(quán)利要求書及其等效物界定。