本發(fā)明屬于數(shù)字通信傳輸編碼技術(shù)領(lǐng)域，是用低頻工作的電路傳輸高頻編碼，其編碼傳輸符合直流平衡特性。

背景技術(shù)：

在電子產(chǎn)品高速發(fā)展的今天，對(duì)數(shù)據(jù)的處理的要求越來越高。8B10B是應(yīng)用最廣泛的的編碼技術(shù)，它被用于串行SCSI，串行ATA，光纖鏈路，吉比特以太網(wǎng)，PCIExpress總線及IEEE1394b接口技術(shù)中。

市場(chǎng)對(duì)各種便攜式設(shè)備使用需求的不斷提高對(duì)8B10B編碼技術(shù)要求也提出了更高的要求。在新一代的集成電路設(shè)計(jì)中，為了達(dá)到更高的傳輸速率以及減小芯片的占用面積，基本都采用查表和邏輯運(yùn)算相結(jié)合的方法。實(shí)際電路中，由于芯片制造工藝，路徑延遲，高頻時(shí)鐘會(huì)嚴(yán)重失真等因素，若設(shè)計(jì)的工作頻率過高，可能會(huì)導(dǎo)致系統(tǒng)工作的不穩(wěn)定，會(huì)出現(xiàn)破壞了電路中直流平衡及編碼的正確性，影響了電路的穩(wěn)定。所以控制電路的時(shí)鐘頻率也越來越變得重要起來。

本發(fā)明通過對(duì)高頻8bit數(shù)據(jù)轉(zhuǎn)換成低頻32bit數(shù)據(jù)，將32bit數(shù)據(jù)分成4組8bit數(shù)據(jù)，再將四組數(shù)據(jù)同時(shí)進(jìn)行正負(fù)列表編碼得到8組數(shù)據(jù)及極性，再通過均衡檢測(cè)控制模塊輸出4組10bit編碼，最后高頻輸出10bit數(shù)據(jù)，解決了傳輸過程中時(shí)序緊張的問題以及降低了對(duì)器件、電路和芯片的要求。

技術(shù)實(shí)現(xiàn)要素：

本文發(fā)明要解決的問題是：在保證正常的500MHz高速傳輸率的情況下，通過降頻8B/10B轉(zhuǎn)換電路在125MHz的情況下對(duì)32bit數(shù)據(jù)進(jìn)行編碼并進(jìn)行40bit數(shù)據(jù)輸出。

本發(fā)明的技術(shù)方案為：新型高速8B10B轉(zhuǎn)換電路技術(shù)，將高頻8bit數(shù)據(jù)轉(zhuǎn)換成低頻32bit數(shù)據(jù)進(jìn)行分組并行編碼和極性判斷后通過均衡檢測(cè)控制輸出模塊進(jìn)行選擇輸出符合直流平衡特性的40bit數(shù)據(jù)，最后高頻輸出10bit數(shù)據(jù)。

編碼單元和極性判斷單元是型高速8B10B轉(zhuǎn)換電路中重要的組成部分。每8bit數(shù)據(jù)通過編碼模塊編碼后得到的數(shù)據(jù)在極性判斷模塊進(jìn)行極性判斷。

均衡檢測(cè)控制輸出模塊是新型高速8B10B轉(zhuǎn)換電路的至關(guān)重要是組成部分，該模塊根據(jù)當(dāng)前編碼后10bit的極性來選擇下一個(gè)10bit編碼結(jié)果輸出，保證了電路輸出的直流平衡。

本發(fā)明的目的是降低了對(duì)編碼電路的時(shí)序要求，提高了芯片工作的穩(wěn)定性，也降低了對(duì)芯片工藝的要求。

本發(fā)明具有以下優(yōu)點(diǎn)：1.在保證良好的傳輸速率下，保證信號(hào)傳輸?shù)闹绷髌胶饧胺€(wěn)定性。

2.本發(fā)明更適合板級(jí)開發(fā)，對(duì)時(shí)鐘頻率的要求大大降低。

3.對(duì)芯片的要求降低，電路可移植性好，降低成產(chǎn)成本。

附圖說明

圖1是本發(fā)明提供的新型高速8B/10B編碼電路技術(shù)的結(jié)構(gòu)框架圖。

圖2是本發(fā)明提供的轉(zhuǎn)換模塊流程圖。

圖3是本發(fā)明提供的均衡控制輸出結(jié)構(gòu)框架圖。

圖4是本發(fā)明提供的實(shí)驗(yàn)結(jié)果圖。

具體實(shí)施方式

參看圖1，本發(fā)明的新型高速8B/10B編碼電路技術(shù)實(shí)施起來比較簡(jiǎn)單，把編碼、極性判斷和控制輸出分開來做，降低了對(duì)時(shí)序的要求。

高時(shí)鐘頻率下輸入8bit數(shù)據(jù)，通過高速接口轉(zhuǎn)換成32bit數(shù)據(jù)。32bit數(shù)據(jù)通過分組單元分為四組8bit數(shù)據(jù)（D1,D2,D3,D4），編碼單元同時(shí)對(duì)每8bit數(shù)據(jù)進(jìn)行編碼，是控制碼，進(jìn)入控制碼轉(zhuǎn)換，不是控制碼，進(jìn)入3B/4B和5B/6B模塊轉(zhuǎn)換，極性判斷單元對(duì)編碼得到的數(shù)據(jù)進(jìn)行極性判斷，如圖2。具體參見相關(guān)文獻(xiàn)。

均衡檢測(cè)控制模塊，對(duì)編碼后的數(shù)據(jù)根據(jù)當(dāng)前的極性選擇下一個(gè)編碼結(jié)果的輸出，保證輸出數(shù)據(jù)滿足直流平衡特性，如圖3。32bit數(shù)據(jù)通過并行編碼單元及極性檢測(cè)單元后得到8個(gè)10bit數(shù)據(jù)及相應(yīng)的極性，根據(jù)當(dāng)前數(shù)極性來判斷選擇輸出下一個(gè)數(shù)輸出，最后得到直流平衡的40bit數(shù)據(jù)。

編碼器的端口由7種信號(hào)rst,clk,kin[3:0],datain[7:0],data1[31:0],data2[39：0]，dataout[9:0]組成。rst是復(fù)位信號(hào)，clk是時(shí)鐘信號(hào)，kin是K碼標(biāo)志，高電平有效，datain是輸入數(shù)據(jù)，data1是組合成32bit的輸入，data2是編碼后組成的40bit數(shù)據(jù)，dataout是輸出數(shù)據(jù)，按照上述的流程圖進(jìn)行編譯，實(shí)際電路中，由于電路是由數(shù)字邏輯電路組成，電路的邏輯關(guān)系非常復(fù)雜，輸出的數(shù)據(jù)會(huì)嚴(yán)重抖動(dòng)導(dǎo)致工作不穩(wěn)定，限制了芯片的最高工作速度和準(zhǔn)確率。采用本發(fā)明的技術(shù)后，有效的避免因制造工藝及高頻失真等原因限制了芯片處理數(shù)據(jù)的能力。

實(shí)驗(yàn)結(jié)果如圖4，由于data1(32bit)數(shù)據(jù)和data2(40bit)數(shù)據(jù)顯示太長(zhǎng)，輸入輸出數(shù)據(jù)用16進(jìn)制表示。從圖中可以看出處理數(shù)據(jù)時(shí)鐘頻率是125MHz，整個(gè)電路的頻率還是500MHz。輸入數(shù)據(jù)為e3（H），e4（H），e5（H）e6（H）；data1為e3e4e5e6(H)；data2是 c44aea7991（H），轉(zhuǎn)換成二進(jìn)制表示為:1100010001001010111010100111100110010001（B）；輸出10bit數(shù)據(jù)分別為311（H），0ae（H），38e（H），391（H）。圖中可見輸出數(shù)據(jù)符合不均等性非0的模塊極性交替輸出，達(dá)到了設(shè)計(jì)的要求。