專利名稱：Bch編碼解碼電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及通信領(lǐng)域中的信道編解碼裝置，特別涉及一種用于無(wú)線通信系統(tǒng) 中具有糾錯(cuò)能力的BCH編碼解碼電路。
背景技術(shù)：
BCH編解碼器為一種前向糾錯(cuò)編解碼器，通過(guò)增加冗余位的方式來(lái)獲得前向糾錯(cuò) 能力。目前的BCH編解碼器都是專用編解碼器，即針對(duì)某一種需求設(shè)計(jì)的編解碼器，算法單 一只能進(jìn)行流水操作；無(wú)法配置和控制狀態(tài)，只能用于特定的情況而不具備通用性和靈活 性。
發(fā)明內(nèi)容鑒于現(xiàn)有技術(shù)存在的不足，本實(shí)用新型提供一種可進(jìn)行配置和控制的、運(yùn)算迅速 的BCH編解碼裝置。
本實(shí)用新型為實(shí)現(xiàn)上述目的，所采取的技術(shù)方案是一種BCH編碼解碼電路，其特 征在于包括FPGA器件，所述FPGA器件的內(nèi)部電路連接為控制器通過(guò)控制線分別與編碼 輸入存儲(chǔ)器、BCH編碼器、編碼輸出存儲(chǔ)器、解碼輸入存儲(chǔ)器、BCH解碼器、解碼輸出存儲(chǔ)器 連接，所述編碼輸入存儲(chǔ)器、編碼輸出存儲(chǔ)器分別通過(guò)數(shù)據(jù)線與BCH解碼器連接，所述解碼 器輸入存儲(chǔ)器、解碼輸出存儲(chǔ)器分別通過(guò)數(shù)據(jù)線與BCH解碼器連接。本實(shí)用新型的特點(diǎn)是1、備選碼型豐富，可配置為任意n<1024的BCH碼，控制方式 簡(jiǎn)單，操作靈活方便；2、采用專門設(shè)計(jì)的編解碼算法，運(yùn)算快捷；3、采用可編程邏輯器件實(shí) 現(xiàn)，結(jié)構(gòu)簡(jiǎn)單，可靠性高。

圖1為本實(shí)用新型電路連接框圖。圖2為控制端口示意圖。圖3為控制器電路連接框圖。圖4為編碼器電路連接框圖。圖5為解碼器電路連接框圖。
具體實(shí)施方式
如圖1所示，一種BCH編碼解碼電路，包括FPGA (現(xiàn)場(chǎng)可編程門陣列器件)器件， FPGA器件的內(nèi)部電路連接為控制器通過(guò)控制線分別與編碼輸入存儲(chǔ)器、BCH編碼器、編碼 輸出存儲(chǔ)器、解碼輸入存儲(chǔ)器、BCH解碼器、解碼輸出存儲(chǔ)器連接，編碼輸入存儲(chǔ)器、編碼輸 出存儲(chǔ)器分別通過(guò)數(shù)據(jù)線與BCH解碼器連接，解碼器輸入存儲(chǔ)器、解碼輸出存儲(chǔ)器分別通 過(guò)數(shù)據(jù)線與BCH解碼器連接?？刂瓶谕ㄟ^(guò)控制總線與控制器連接，數(shù)據(jù)輸入端口通過(guò)數(shù)據(jù) 總線分別與編碼輸入存儲(chǔ)器、解碼輸入存儲(chǔ)器連接，數(shù)據(jù)輸出端口通過(guò)數(shù)據(jù)總線分別與編碼輸出存儲(chǔ)器、解碼輸出存儲(chǔ)器連接。編/解碼器可以完成8種碼型的BCH編/解碼?？?制器可以根據(jù)不同需求設(shè)置和控制1 8種碼型的參數(shù)和狀態(tài)。如圖2所示，圖中A地址線、B啟動(dòng)脈沖控制線、C編解碼控制線、D輸出脈沖控制 線、E運(yùn)算完成指示信號(hào)線、F忙閑指示信號(hào)線，控制端口所示的編/解碼控制方式為控 制總線由地址線、啟動(dòng)脈沖控制線、編解碼控制線、輸出脈沖控制線、運(yùn)算完成指示信號(hào)線 和忙閑指示信號(hào)線組成，地址線上的信號(hào)負(fù)責(zé)選擇BCH碼型；編解碼控制線上的信號(hào)控制 編碼還是解碼功能 ；啟動(dòng)脈沖控制線控制編解碼的開(kāi)始。工作時(shí)啟動(dòng)脈沖控制線上的啟動(dòng) 脈沖將FPGA內(nèi)部信號(hào)復(fù)位，脈沖過(guò)后數(shù)據(jù)線上的數(shù)據(jù)將會(huì)串行輸入到編/解碼存儲(chǔ)器，當(dāng) FPGA檢測(cè)到輸入完成后，啟動(dòng)BCH編/解碼器，完成編/解碼，將數(shù)據(jù)串行存儲(chǔ)到編/解碼 輸出存儲(chǔ)器。當(dāng)編/解碼完成后，將運(yùn)算完成指示信號(hào)線置為高電平。需要數(shù)據(jù)輸出時(shí)，在 輸出脈沖控制線上輸入輸出脈沖信號(hào)，則編/解碼輸出存儲(chǔ)器中的數(shù)據(jù)將會(huì)在輸出端口數(shù) 據(jù)線中串行順序輸出。忙閑指示信號(hào)線用于標(biāo)識(shí)系統(tǒng)的忙閑狀態(tài)。如圖3所示，控制器由配置電路、時(shí)序控制電路、存儲(chǔ)器讀寫(xiě)驅(qū)動(dòng)電路和編/解碼 驅(qū)動(dòng)電路組成。如圖4、5所示，BCH編解碼實(shí)現(xiàn)方式為BCH碼型由配置文件預(yù)先設(shè)定，控制器可以 通過(guò)控制總線在預(yù)設(shè)的1 8種BCH碼型編解碼型之間進(jìn)行轉(zhuǎn)換。BCH編碼器由、生成多項(xiàng) 式、反移位寄存器和門電路組成；BCH解碼器由校正子運(yùn)算器、關(guān)鍵方程運(yùn)算器、搜索電路、 延時(shí)器、加法器和門電路組成。
權(quán)利要求1. 一種BCH編碼解碼電路，其特征在于包括FPGA器件，所述FPGA器件的內(nèi)部電路連 接為控制器通過(guò)控制線分別與編碼輸入存儲(chǔ)器、BCH編碼器、編碼輸出存儲(chǔ)器、解碼輸入 存儲(chǔ)器、BCH解碼器、解碼輸出存儲(chǔ)器連接，所述編碼輸入存儲(chǔ)器、編碼輸出存儲(chǔ)器分別通過(guò) 數(shù)據(jù)線與BCH解碼器連接，所述解碼器輸入存儲(chǔ)器、解碼輸出存儲(chǔ)器分別通過(guò)數(shù)據(jù)線與BCH 解碼器連接。
專利摘要本實(shí)用新型涉及一種BCH編碼解碼電路，包括FPGA器件，F(xiàn)PGA器件的內(nèi)部電路連接為控制器通過(guò)控制線分別與編碼輸入存儲(chǔ)器、BCH編碼器、編碼輸出存儲(chǔ)器、解碼輸入存儲(chǔ)器、BCH解碼器、解碼輸出存儲(chǔ)器連接，編碼輸入存儲(chǔ)器、編碼輸出存儲(chǔ)器分別通過(guò)數(shù)據(jù)線與BCH解碼器連接，解碼器輸入存儲(chǔ)器、解碼輸出存儲(chǔ)器分別通過(guò)數(shù)據(jù)線與BCH解碼器連接。本實(shí)用新型的特點(diǎn)是1、備選碼型豐富，可配置為任意n<1024的BCH碼，控制方式簡(jiǎn)單，操作靈活方便；2、采用專門設(shè)計(jì)的編解碼算法，運(yùn)算快捷；3、采用可編程邏輯器件實(shí)現(xiàn)，結(jié)構(gòu)簡(jiǎn)單，可靠性高。
文檔編號(hào)H04L1/00GK201898502SQ20102060010
公開(kāi)日2011年7月13日 申請(qǐng)日期2010年11月10日 優(yōu)先權(quán)日2010年11月10日
發(fā)明者劉欣, 呂前進(jìn), 宋光偉, 張波, 張鵬泉, 曹曉冬, 李柬, 李續(xù), 王文亮, 范玉進(jìn), 趙維兵 申請(qǐng)人:天津光電通信技術(shù)有限公司