技術(shù)總結(jié)
本發(fā)明實(shí)施例公開的用于加密解密的方法和處理器，涉及加密解密技術(shù)，有效減少AES在FPGA的實(shí)現(xiàn)中占用的邏輯單元數(shù)。把輸入數(shù)據(jù)存放在輸入數(shù)據(jù)寄存器中，更新數(shù)據(jù)存儲(chǔ)地址addr＝addr1+addr8；如循環(huán)計(jì)數(shù)器小于該指令中的循環(huán)計(jì)數(shù)，變址寄存器和循環(huán)計(jì)數(shù)器分別加一，然后轉(zhuǎn)移到addr8指定的指令地址，循環(huán)計(jì)數(shù)器置0，實(shí)現(xiàn)0到15范圍內(nèi)的循環(huán)操作；在進(jìn)行寄存器寫操作的同時(shí)把該寄存器原有數(shù)據(jù)保留到另一個(gè)寄存器，把存儲(chǔ)器到寄存器的讀取操作和該寄存器到另一寄存器的寫操作組合在同一條指令中，用6條指令實(shí)現(xiàn)一個(gè)16次循環(huán)的程序塊，用于加密解密。

技術(shù)研發(fā)人員：陳鋼;閆昆;李娜;魏偉波;魏鑫;張志剛;王杰;王穎;舒毅;呂宗輝;于潤(rùn)澤
受保護(hù)的技術(shù)使用者：北京京航計(jì)算通訊研究所
文檔號(hào)碼：201510946603
技術(shù)研發(fā)日：2015.12.16
技術(shù)公布日：2017.06.23