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應(yīng)用于tdi型cmos圖像傳感器的模擬累加器的制造方法

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應(yīng)用于tdi型cmos圖像傳感器的模擬累加器的制造方法
【專利摘要】本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域,為實(shí)現(xiàn)對(duì)寄生帶來(lái)的影響的補(bǔ)償,大幅度提高累加器的有效累加級(jí)數(shù),同時(shí)不過(guò)多地增加電路的面積和功耗。為此,本發(fā)明采取的技術(shù)方案是,應(yīng)用于TDI型CMOS圖像傳感器的模擬累加器,包括運(yùn)算放大器、N+1級(jí)積分器、采樣開(kāi)關(guān)、積分開(kāi)關(guān),還包括兩個(gè)正反饋電容,一個(gè)正反饋電容連接在運(yùn)算放大器的正輸入端與正輸出端之間,另一個(gè)正反饋電容連接在運(yùn)算放大器的負(fù)輸入端與負(fù)輸出端之間。本發(fā)明主要應(yīng)用于集成電路設(shè)計(jì)。
【專利說(shuō)明】應(yīng)用于TDI型CMOS圖像傳感器的模擬累加器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域,特別涉及一種補(bǔ)償CMOS型TDI圖像傳感器中模擬 累加器的寄生的實(shí)現(xiàn)裝置和方法。具體講,涉及應(yīng)用于TDI型CMOS圖像傳感器的模擬累加 器 技術(shù)背景
[0002] 時(shí)間延遲積分(TDI)圖像傳感器是一種特殊的單行圖像傳感器。相對(duì)于普通的 單行圖像傳感器,TDI圖像傳感器通過(guò)對(duì)同一物體的多次采集和像素信號(hào)的N次累加,由 于信號(hào)在累加過(guò)程中增加了N倍,而噪聲在累加過(guò)程中增加了VI倍,所以輸出圖像信噪比 (SNR)提高了倍。因此,TDI圖像傳感器可以在高移動(dòng)速度,低光照強(qiáng)度的情況下,獲得 低噪聲的輸出圖像。
[0003] 早期的TDI圖像傳感器主要通過(guò)C⑶圖像傳感器實(shí)現(xiàn),這是由于C⑶圖像傳感器 可以實(shí)現(xiàn)電荷的無(wú)噪聲累加。但是由于CCD技術(shù)采用高電壓實(shí)現(xiàn),難以和像素信號(hào)處理電 路集成,而隨著CMOS技術(shù)的發(fā)展,M0S器件在噪聲,暗電流,光響應(yīng)等發(fā)面取得了顯著的進(jìn) 步,采用CMOS技術(shù)實(shí)現(xiàn)TDI圖像傳感器(TDICIS)開(kāi)始得到廣泛的研宄。
[0004] 對(duì)于在電壓域?qū)崿F(xiàn)對(duì)像素累加的TDICIS,隨著累加級(jí)數(shù)的提升,不僅受到電路噪 聲的影響,同時(shí)也被電路寄生所限制。由于積分器內(nèi)部寄生的影響,閑置積分器不會(huì)完全從 運(yùn)算放大器的輸入輸出總線斷開(kāi),而以小寄生電容的形式存在。對(duì)于寄生所帶來(lái)的影響,可 以直觀地理解為在每次積分時(shí),寄生電容掛載在運(yùn)放輸入輸出端,形成負(fù)反饋,減少積分效 果,從而降低累加效果,抑制了有效累加級(jí)數(shù)的提升。


【發(fā)明內(nèi)容】

[0005] 為克服現(xiàn)有技術(shù)的不足,實(shí)現(xiàn)對(duì)寄生帶來(lái)的影響的補(bǔ)償,大幅度提高累加器的有 效累加級(jí)數(shù),同時(shí)不過(guò)多地增加電路的面積和功耗。為此,本發(fā)明采取的技術(shù)方案是,應(yīng)用 于TDI型CMOS圖像傳感器的模擬累加器,包括運(yùn)算放大器、N+1級(jí)積分器、采樣開(kāi)關(guān)、積分 開(kāi)關(guān),還包括兩個(gè)正反饋電容,一個(gè)正反饋電容連接在運(yùn)算放大器的正輸入端與正輸出端 之間,另一個(gè)正反饋電容連接在運(yùn)算放大器的負(fù)輸入端與負(fù)輸出端之間。
[0006] 正反饋電容結(jié)構(gòu)包括,電容值呈指數(shù)變化的三個(gè)正反饋電容通過(guò)校正碼控制是否 接入電路,三個(gè)級(jí)聯(lián)的D觸發(fā)器構(gòu)成計(jì)數(shù)器,由校正位Cal.Bit控制產(chǎn)生所需要的校正碼。
[0007] 電容值呈指數(shù)變化的三個(gè)正反饋電容上下各連接一個(gè)開(kāi)關(guān),通過(guò)校正碼控制開(kāi)關(guān) 是否導(dǎo)通,來(lái)決定電容是否接入電路;校正碼由一個(gè)三位計(jì)數(shù)器產(chǎn)生,該計(jì)數(shù)器由三個(gè)D觸 發(fā)器級(jí)聯(lián)實(shí)現(xiàn),每個(gè)D觸發(fā)器輸出端反相Qn反接回?cái)?shù)據(jù)端D與下一級(jí)D觸發(fā)器的時(shí)鐘端 Clk,第一級(jí)D觸發(fā)器的輸入端由Cal.Bit控制,最終的輸出為所有D觸發(fā)器的輸出端Q。
[0008] 與已有技術(shù)相比,本發(fā)明的技術(shù)特點(diǎn)與效果:
[0009] 在現(xiàn)有模擬累加器中,積分器內(nèi)部寄生的存在將抑制模擬累加器的有效累加級(jí)數(shù) 的提升。添加正反饋,可以在不改變模擬累加器的工作原理的基礎(chǔ)上,實(shí)現(xiàn)對(duì)積分器內(nèi)部寄 生的補(bǔ)償,從而大幅度提升模擬累加器的有效累加級(jí)數(shù)。與現(xiàn)有模擬累加器相比,所提出的 方法結(jié)構(gòu)簡(jiǎn)單,沒(méi)有增加過(guò)多的面積和功耗。

【專利附圖】

【附圖說(shuō)明】
[0010] 圖1為本發(fā)明所提出的模擬累加器的結(jié)構(gòu)圖。
[0011] 圖2為本發(fā)明所提出的模擬累加器的時(shí)序圖。
[0012] 圖3正反饋電容的具體電路。

【具體實(shí)施方式】
[0013] 本發(fā)明對(duì)應(yīng)用于TDICIS中的模擬累加器進(jìn)行改進(jìn),通過(guò)添加正反饋電容實(shí)現(xiàn)對(duì) 寄生帶來(lái)的影響的補(bǔ)償。其能夠大幅度提高累加器的有效累加級(jí)數(shù),同時(shí)不過(guò)多地增加電 路的面積和功耗。
[0014] 圖1為本發(fā)明所提出的模擬累加器的結(jié)構(gòu)圖,包括運(yùn)算放大器、N+1級(jí)積分器、采 樣開(kāi)關(guān)、積分開(kāi)關(guān)和正反饋電容,通過(guò)時(shí)間過(guò)采樣技術(shù),可以實(shí)現(xiàn)N級(jí)的像素信號(hào)累加。運(yùn) 算放大器采用全差分結(jié)構(gòu)實(shí)現(xiàn),采樣電容連接采樣開(kāi)關(guān)clkl、積分開(kāi)關(guān)clk2與運(yùn)算放大器 的輸入端,clkl同時(shí)連接至像素信號(hào)或偏置電壓。另一個(gè)采樣開(kāi)關(guān)clkl'跨接在運(yùn)算放大 器的輸入輸出端。每一級(jí)積分器由四個(gè)積分開(kāi)關(guān)、兩個(gè)積分電容、兩個(gè)復(fù)位開(kāi)關(guān)組成。積分 電容通過(guò)兩個(gè)積分開(kāi)關(guān)I和I'連接至運(yùn)算放大器的輸入輸出端。為了實(shí)現(xiàn)復(fù)位,復(fù)位開(kāi)關(guān) Reset連接運(yùn)放輸入端與積分電容下極板,復(fù)位開(kāi)關(guān)Reset'連接兩個(gè)積分電容的上極板。 為了實(shí)現(xiàn)對(duì)寄生的補(bǔ)償,正反饋電容一個(gè)連接運(yùn)算放大器的正輸入端與正輸出端,一個(gè)連 接運(yùn)算放大器的負(fù)輸入端與負(fù)輸出端。由于正反饋電容的存在,累加器處于積分階段時(shí)將 形成一個(gè)正反饋通路,與寄生電容形成的負(fù)反饋通路相對(duì)應(yīng),當(dāng)正反饋電容與寄生電容所 形成的負(fù)反饋電容相同時(shí),寄生帶來(lái)的影響將被完全抵消。
[0015] 圖2為本發(fā)明所提出模擬累加器的時(shí)序圖。該結(jié)構(gòu)工作時(shí),每一級(jí)積分器的工作 狀態(tài)可以分為:復(fù)位階段、采樣階段以及積分階段。
[0016] 復(fù)位階段:clkl、clkl'、Reset以及Reset'閉合,I以及I'斷開(kāi)。clkl'用于復(fù) 位運(yùn)放輸入輸出端的電壓,clkl用于采樣輸入電壓,此時(shí),運(yùn)放失調(diào)被存儲(chǔ)于采樣電容中, 以便實(shí)現(xiàn)失調(diào)消除。Reset以及Reset'用于消除積分電容中的電荷,實(shí)現(xiàn)對(duì)積分電容的復(fù) 位。
[0017] 采樣階段:clkl以及clkl'閉合,Reset、Reset'I以及I'斷開(kāi)。clkl'用于復(fù)位 運(yùn)放輸入輸出端的電壓,clkl用于米樣輸入電壓。
[0018] 積分階段:以第x級(jí)積分器的積分階段為例,clkl、clkl'、Resetx以及Resetx' 斷開(kāi),clk2、Ix和lx'閉合。clk2、Ix和lx'形成積分回路,將采樣電容內(nèi)的電荷轉(zhuǎn)移至積 分電容內(nèi)。
[0019] 為實(shí)現(xiàn)對(duì)正反饋電容大小的調(diào)節(jié),可以通過(guò)開(kāi)關(guān)控制不同大小的電容是否接入正 反饋通路實(shí)現(xiàn)。圖3為正反饋電容的具體電路。其中,電容值呈指數(shù)變化的三個(gè)正反饋電容 上下各連接一個(gè)開(kāi)關(guān),通過(guò)校正碼控制開(kāi)關(guān)是否導(dǎo)通,來(lái)決定電容是否接入電路。校正碼由 一個(gè)三位計(jì)數(shù)器產(chǎn)生,該計(jì)數(shù)器由三個(gè)D觸發(fā)器級(jí)聯(lián)實(shí)現(xiàn),每個(gè)D觸發(fā)器輸出端反相Qn反 接回?cái)?shù)據(jù)端D與下一級(jí)D觸發(fā)器的時(shí)鐘端Clk,第一級(jí)D觸發(fā)器的輸入端由Cal.Bit控制, 最終的輸出為所有D觸發(fā)器的輸出端Q。當(dāng)Cal.Bit傳輸一次上升沿,計(jì)數(shù)器結(jié)果+1,從而 完成對(duì)校正碼的改變。通過(guò)觀察累加輸出曲線或者所設(shè)計(jì)的TDI圖像傳感器的成像效果, 來(lái)調(diào)節(jié)校正碼,即可完成對(duì)寄生的補(bǔ)償,實(shí)現(xiàn)最佳的累加效果或成像質(zhì)量。
[0020] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清晰,下面將結(jié)合實(shí)例給出本發(fā)明實(shí)施 方式的具體描述。以128級(jí)的模擬累加器為例,簡(jiǎn)要論述累加器的工作原理。在第1個(gè)周 期內(nèi)完成第1個(gè)積分器對(duì)第1個(gè)像素的采樣和積分,第2個(gè)周期內(nèi)完成第2個(gè)積分器對(duì)第2 個(gè)像素的采樣和積分,直至第128個(gè)周期內(nèi)完成第128個(gè)積分器對(duì)第128個(gè)像素的采樣和 積分,最后第129個(gè)周期內(nèi)完成第129個(gè)積分器對(duì)第1個(gè)像素的米樣和積分,此時(shí),完成一 個(gè)渡越時(shí)間內(nèi)的操作。
[0021] 對(duì)于Cal.Bit的控制,主要在于調(diào)節(jié)累加曲線的線性度,如果單獨(dú)實(shí)現(xiàn)累加器,可 以通過(guò)觀察累加器的輸出曲線的線性度來(lái)調(diào)節(jié)校正碼,而對(duì)于完整的TDI圖像傳感器,可 以將校正碼從〇開(kāi)始調(diào)節(jié),輸出圖像SNR將逐漸提升,當(dāng)SNR開(kāi)始下降前,前一個(gè)校正碼即 為最佳校正碼。
【權(quán)利要求】
1. 一種應(yīng)用于TDI型CMOS圖像傳感器的模擬累加器,包括運(yùn)算放大器、N+1級(jí)積分器、 采樣開(kāi)關(guān)、積分開(kāi)關(guān),其特征是,還包括兩個(gè)正反饋電容,一個(gè)正反饋電容連接在運(yùn)算放大 器的正輸入端與正輸出端之間,另一個(gè)正反饋電容連接在運(yùn)算放大器的負(fù)輸入端與負(fù)輸出 端之間。
2. 如權(quán)利要求1所述的應(yīng)用于TDI型CMOS圖像傳感器的模擬累加器,其特征是,正反 饋電容結(jié)構(gòu)包括,電容值呈指數(shù)變化的三個(gè)正反饋電容通過(guò)校正碼控制是否接入電路,三 個(gè)級(jí)聯(lián)的D觸發(fā)器構(gòu)成計(jì)數(shù)器,由校正位Cal. Bit控制產(chǎn)生所需要的校正碼。
3. 如權(quán)利要求2所述的應(yīng)用于TDI型CMOS圖像傳感器的模擬累加器,其特征是,電容 值呈指數(shù)變化的三個(gè)正反饋電容上下各連接一個(gè)開(kāi)關(guān),通過(guò)校正碼控制開(kāi)關(guān)是否導(dǎo)通,來(lái) 決定電容是否接入電路;校正碼由一個(gè)三位計(jì)數(shù)器產(chǎn)生,該計(jì)數(shù)器由三個(gè)D觸發(fā)器級(jí)聯(lián)實(shí) 現(xiàn),每個(gè)D觸發(fā)器輸出端反相Qn反接回?cái)?shù)據(jù)端D與下一級(jí)D觸發(fā)器的時(shí)鐘端Clk,第一級(jí)D 觸發(fā)器的輸入端由Cal. Bit控制,最終的輸出為所有D觸發(fā)器的輸出端Q。
【文檔編號(hào)】H04N5/353GK104506785SQ201410808125
【公開(kāi)日】2015年4月8日 申請(qǐng)日期:2014年12月21日 優(yōu)先權(quán)日:2014年12月21日
【發(fā)明者】徐江濤, 黃福軍, 聶凱明, 高志遠(yuǎn), 史再峰, 高靜, 姚素英 申請(qǐng)人:天津大學(xué)
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